CPLD 已使用的管脚在上电时的电平?

wjfblack

这个问题在最近的项目遇到了，之前一直没在意这个问题。

一排LED指示灯连在CPLD的IO口上，调试平台上电时，其中两个LED比其他LED延时了650ms才点亮，可是在电路连接上所有LED的接法都是一样的（共阳的），为什么偏偏其中两个会异常？

通过示波器测量这两个异常管脚，它们都有持续650ms的高电平，之后变为低电平，而其他管脚没有高电平出现，所以看起来这个两个灯是比其他LED晚了650ms点亮。

所以怀疑是不是IO管脚在上电时的电平被单独设置了。网上说是可以单独设置的，altera和Xilinx的片子都可以设置，可以我的平台上用的是Lattice的CPLD，本人目前没有开发过这类CPLD，代码是继承下来的。
有人遇到类似问题吗？请赐教。

cccjjj

估计引脚设置有问题，可能程序代码与你的电路不符，不能直接拿来使用，要读懂了才可以引用，可以自己编