FPGA中什么时候要接入时钟 clk（假如50M）

a14730497 · 发表于 2011-10-24 17:53:40

最近看了一些例子对一些东西不是很了解什么时候要接入时钟 clk （假如50M）什么时候不要加入时钟希望大神帮帮忙

qwic · 发表于 2011-10-24 20:06:26

一般情况，无论什么时候都要clk的

tanybin · 发表于 2011-10-24 20:29:02

不接时钟怎么工作啊。就是你全部是组合电路，也需要外部时钟啊。

korgo · 发表于 2011-10-24 21:05:44

没有时钟寄存器罢工

cxp735941613 · 发表于 2011-10-24 21:24:08

不需要时钟作为敏感信号的时候

zkf0100007 · 发表于 2011-10-25 00:16:19

时序电路必须要时钟 ,纯组合电路不需要时钟

kingqxj · 发表于 2011-10-25 08:13:35

什么时候都要有一个基本时钟在工作的，要是想低功耗些可以接两个，一个高频的，需要时候才用，一个低频的维持正常运转。

cccjjj · 发表于 2011-10-28 16:54:43

时钟是FPGA必须的，根据芯片参数，可选不同的时钟晶体

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