新手困惑：Verilog容易但是官方资料都是VHDL，两种语言都要学会吗？？？

mrwtc · 发表于 2011-10-1 21:40:12

本人是FPGA新手，听故来人将VerilogHDL语言比较容易学会，但是，后来发现Xilinx官方的例程都是VHDL的，晕了，看不懂啊，难道Verilog和VHDL都要学会而且要自己能相互转换吗？？岂不是太难了不应该这样吧？各位老鸟是怎么做的呢？

ix1982 · 发表于 2011-10-1 22:49:25

Xilinx 很多ip是vhdl, 随便学会一种再学另一种非常容易.

g47603690 · 发表于 2011-10-1 22:54:12

VHDL严谨一些
Verilog HDL近年来由于国内的一部分教授的推广才比较火。
最近我接触的一些国外的大项目源码均是VHDL来编写的。

mrwtc · 发表于 2011-10-1 23:07:07

谢谢两位指点只是看了网上视频说的Verilg比较容易理解才打算学习Verilog的看来还是学学VHDL吧

weixintec · 发表于 2011-10-1 23:11:44

就我以前学习的体会，Verilog HDL确实较VHDL容易上手些，国内的一部分教授的推广，确实推动了它的使用范围，
同时，有大项目是VHDL，也有大项目是verilog。
不管学哪个，其实都可以，都不亏。

weixintec · 发表于 2011-10-1 23:12:56

这个帖子里有FPGA视频教程下载，可以看看
http://www.ourdev.cn/bbs/bbs_content.jsp?bbs_sn=5030095&bbs_page_no=1&bbs_id=9999

kityer · 发表于 2011-10-8 05:37:53

如果你对有学过C Verlog会比VHDL来的亲切

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