请教大家一个问题。。。。。不胜感激~！

youngman1987 · 发表于 2011-9-23 22:11:43

请各位高人指点，我用sopc builder 建立的软核的时候生成了一个这样的NIOS32·文件其NIOS是我给sopc 工程命的名字。  文件的内容如下：

  //Example instantiation for system 'NIOS32'
  NIOS32 NIOS32_inst
(
   .clk                      (clk),
   .reset_n                   (reset_n),
   .zs_addr_from_the_sdram    (zs_addr_from_the_sdram),
   .zs_ba_from_the_sdram       (zs_ba_from_the_sdram),
   .zs_cas_n_from_the_sdram    (zs_cas_n_from_the_sdram),
   .zs_cke_from_the_sdram    (zs_cke_from_the_sdram),
   .zs_cs_n_from_the_sdram    (zs_cs_n_from_the_sdram),
   .zs_dq_to_and_from_the_sdram (zs_dq_to_and_from_the_sdram),
   .zs_dqm_from_the_sdram    (zs_dqm_from_the_sdram),
   .zs_ras_n_from_the_sdram    (zs_ras_n_from_the_sdram),
   .zs_we_n_from_the_sdram    (zs_we_n_from_the_sdram)
);

我对这种·v文件看不懂，  还请高人指点，它的作用是什么？    我是个初学者。谢谢大家的帮忙！！！谢谢

johnsonlee0202 · 发表于 2011-9-23 23:29:49

沙发，这是个顶层文件哇，信号命名是有规律，按格式来的，比如zs_addr_from_the_sdram，是指sdram的地址线，ba_from_the_sdram是指sdram的blank信号，如此类推。需要把这些信号assign到实际管脚上。不知道对你有没有帮助

xuyeyue · 发表于 2011-9-25 10:47:34

这个和verilog的模块例化不是一样的么？
.xxx代表模块内部本身的信号管脚
（）里面带面他与外部的连接，比如与顶层信号或者与其他模块之间的连接

youngman1987 · 发表于 2011-9-26 07:57:56

回复【1楼】johnsonlee0202
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谢谢你！十分感谢！另外很想问你一下，在选用DDR-SDRAM接口的时候，常会出项有多个输出时钟，即出现在sopc生成的软核中，分配引脚的时候，不知道如何处理那些引脚？还请您指教，不胜感激！谢谢你辛苦了

donghm · 发表于 2011-9-30 14:16:05

回复【3楼】youngman1987
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ddr的数据是双向的，输出数据和输入数据各自用不同的时钟，但这些都是同频的，只是相位有差别

arokh · 发表于 2011-9-30 23:38:18

你生成这个nios核的时候，可以选择VHDL格式的，另外用原理图格式也可以

请教大家一个问题。。。。。不胜感激~！

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