NIOS II/f时钟频率最快能到多少？我的超过100MHz就无法下载了

bluehans

芯片是CycloneIII的EP3C10E144C8N，以前一直用100M频率调试，最近速度有点不够用了，想把频率调高，但是超过100M就无法下载调试了，资料上说NIOS II/f型的最快可以到185M，不知是什么地方没注意到？

为了排除外部SDRAM和其它器件的原因，我新建了一个只有NIOS II和PLL的工程，NIOS II中也只包含了基本组件（具体见下图）,quartus下的编译都没问题，在NIOS IDE下用模板建立了一个hello world工程，编译也能通过。


(原文件名:QII.png)


(原文件名:SOPC.png)

把PLL时钟频率设置在100M以下可正常下载调试，当频率超过100M时（例如105M）提示无法下载：
Using cable "USB-Blaster [USB-0]", device 1, instance 0x00
        Pausing target processor: not responding.
        Resetting and trying again: FAILED
        Leaving target processor paused

用谷歌搜了没找到相似的问题。

ssaweee

你看看综合后的信息吧，有最高频率


C8N速度本来就不快

你可以换C6N的芯片

bluehans

谢谢ssaweee

QII确实在报告里给了警告，设计是150M，QII警告只能到106.09M，还是挺准的，实际调试到105M时，有时能下载但是运行输出的字符串都是乱码，100M就没问题。

另外看到一篇文章提到这种问题是因为构建SOPC时挂了较慢速的外设在CPU的总线上，拖慢了整个系统的速度，可以通过Avalon的pipeline bridge来挂接这些慢速外设。
http://wenku.baidu.com/view/94239cd8ad51f01dc281f142.html
我按这篇文章的原理，把无关的PIO和定时器外设都关掉了，可是编译综合出啦速度没有提高，不知还有什么地方没注意到。


另外有一篇文章提到他们用C8的器件实现了170M的时钟速度，但是没有说具体方法。
http://read.pudn.com/downloads97/doc/project/397697/%E9%AB%98%E9%80%9FFPGA%EF%BC%88NIOS%20II%EF%BC%89%E7%B3%BB%E7%BB%9F%E8%AE%BE%E8%AE%A1%E5%92%8C%E5%AE%9E%E7%8E%B0.pdf

chenmopn

mark

bluehans

找到一些提升时钟频率的优化方法：
Turning on some optimizations in Quartus II may help increase it. Here are some you may want to try:

a.) Change the optimization technique to Speed
• Click Assignments -> Settings
• Select Analysis & Synthesis Settings
• For Optimization Technique, select Speed

b.) Turn on one-hot state machine processing
• Click Assignments -> Settings
• Select Analysis & Synthesis Settings
• For State Machine Processing, select One-Hot

c.) Turn off Multiplexer Restructuring
• Click Assignments -> Settings
• Select Analysis & Synthesis Settings
• For Restructure Multiplexers, select Off

d.) Turn on Physical Synthesis in the Fitter
• Click Assignments -> Settings
• Expand Fitter Settings by clicking the + symbol next to it.
• Select Physical Synthesis Optimizations
• Check Perform physical synthesis for combinational logic
• Check Perform register duplication
• Check Perform register retiming
• Select Normal for Physical synthesis effort

除了d步骤没找到地方设，前面的都设置了，有点效果，从105M提升到了110M，暂时是无能为力了。

然后在QII中选C6的芯片编译了一下，可以到150M，把PLL时钟提到170M时，又输出了警告，提示只能到156M。

不知那些能到166.67M和170M以上的大侠是怎么弄的。

我现在连EPCS控制器、JTAG_UART和SystemID啥的都不要了，只剩下CPU和片内RAM了，黔驴技穷。

xtqxtq111

我也是遇到这个问题，不会，不知道

gsq19920418

楼主有没有qq什么的，想问下最后有没有好的解决方案

YFM

这个楼主工作这么高的频率做什么呀？做数据处理的话，在cpu外编写一个ip

蓝色风暴@FPGA

bluehans 发表于 2011-8-26 21:47
找到一些提升时钟频率的优化方法：
Turning on some optimizations in Quartus II may help increase it. H ...

没有systemid也能下载？？

dellric

CYCLONE的C8芯片一般跑50MHz比较稳定，仔细优化后可以上130MHz的。