示波器问题讨论

523335234

1 坛子上有朋友说通过改变ADC的CLK来改变采样率不好，建议改数据存储的速度来实现低分辨率 。
为什么改变ADC的CLK不好呢 导致了AD工作的稳定性变差吗？只改变双口ram的存储速度应该也可以实现低速采样，不需要改变AD速度。
2 坛子上开放源码的示波器并没有等效采样部分，是不是说大多数应该不需要等效采样。
3 等效顺序采样，需要通过外部整形电路把波形整成方波来触发每次采样，在增加n△t的基础上实现数据同步。
这是否就是说需要一个高速的比较器来整形，同时实现测频。等效顺序采样受限制与FPGA的最高速度，总的来是不是说等效顺序采样应用并不广？
4 手上有4片ADS831 理论上说 可以实现单通道4*80M的采样率  具体怎么实现呢

yzwangjie

新人表示太深奥了看不懂

chou_f

回复【楼主位】523335234
-----------------------------------------------------------------------

改数据存储的速度来实现低分辨率，可以使得对CLK的发生要求比较单一，CLK多，而且频率高会使输出CLK的IC稳定性变差。