请教下Altera的SERDES的用法

sxmman

用FPGA做误码仪，使用SERDES提高速率，但是以前没用过，所以请教下大家。
1：ALT2GXB和ALTLVDB这两个IP核的区别？我觉得前者是完整的SERDES，能实现所有功能；而后者虽然能se/de，但是他的de是根据参考时钟来的，不能CDR，也没有8b/10b等其他功能。这样理解对吗？
2：如果进行误码仪设计，是不是只要将ALT2GXB设为basic模式，然后输出伪随机序列，进行测试就行。如果采用8B/10B的SERDES，会不会因为设备造成的误码使得接收端不能提取时钟，从而不能串并转换？
本人小白，麻烦大家了。其他我没提到的希望大家也能指点指点。多谢了！

osoon2008

这里只是入门级,能给你帮助的你,一般不会到这里来,空余时间不是忙着赚钱, 就是忙着消灭处女.

lcx_guaiguai

我老公最近也在研究这个玩意，不过是Xilinx的，听说有点难

hjjft

我一直都是用xilinx的FPGA，没用过altera的，在这里就我所知的说一下吧。

SERDES，顾名思义，就是串行/解串器，并不包括CDR、10b/8b编解码功能。
xilinx的FPGA中能实现SERDES功能的有普通IO和收发器（Transceiver）。
其中只有收发器具有CDR和10b/8b编解码的功能。并且收发器支持的速率远远大于普通IO。
以xilinx的spartan-6系列FPGA为例。普通IO支持的最高速率为1.05Gbps，而收发器却能达到3.2Gbps。
而一些高端的FPGA的收发器支持的速率更高，如virtex-7系列的收发器最高可以支持到28Gbps的速率。

LZ所说的ALT2GXB和ALTLVDB这两个IP核的区别，从字面上猜，
应该是ALT2GXB是对应于收发器的IP核，ALTLVDB是对应于普通IO的IP核（没用过，乱猜的，不保证对）。

误码测试仪应该是通过发送/接收特殊的测试序列（如伪随机序列）进行测试的。
由于要用到CDR和10b/8b编解码，所以应该使用收发器来实现。
少量的误码不会影响CDR恢复时钟。

kavinsun

1. 看你跑多少速率决定你用那个模块。硬的serdes是专用IO，个数较少，cdr和8b10b都包括了
2. 一般就是8b/10b协议。不会有少量误码。cdr保证正确采用每一bit数据。8b/10b模块把每一组数据译成有效数据，如果违反8b/10b规则，会报错的。

yuphone

回复【3楼】hjjft  

lz所说的alt2gxb和altlvdb这两个ip核的区别，从字面上猜，
应该是alt2gxb是对应于收发器的ip核，altlvdb是对应于普通io的ip核（没用过，乱猜的，不保证对）。
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对。

wangbo19852008

我用的是ArrialGXII 实现serdes通信，例化的IP是SerialLiteII，有空我们可以讨论一下，QQ:381458831

sxmman

多谢楼上各位的回复。
目前又遇到了新的问题。
refclk直接从全局输入时钟给，而不是专用的参考时钟引脚，50MHz，1000M的时候正常，1600M会有误码，什么原因呢？
即使是loopback下也有误码，所以不是信号方面的原因了。难道是50M的refclk，和1600M的组合不对？但是meag工具提供这个频率的输入啊...
还有就是，不采用8B10B应该也行吧。如果用周期短点的M序列进行测试，直流平衡应该不是问题（0和1的个数相当），serdes内部倍频，word对齐可以根据自定义的word来，所以我觉得这里不用8B10B也行吧。