一个奇怪的问题？不用的引脚不注释,全编译后结果乱套。。【已解决】

zhangxin0804 · 发表于 2011-6-16 11:20:19

遇到个问题。。。学长前辈们看看是怎么回事。。。我之前做VGA的仿真。。
引入了一些测试信号。。最后全编译的时候并没有给他们分配引脚。。
down到板子里,数码管的段选亮了。。。屏幕闪动厉害。。。。将那些测试信号
注释掉。。再全编译，就没有上面情况了。。。。

这是为什么呢？有朋友遇到类似的情况吗？
网上一个前辈说，可能是Q2的BUG。。。大家怎么看呢？

p.nicholas · 发表于 2011-6-16 11:31:15

没分配不代表没这引脚存在

zhangxin0804 · 发表于 2011-6-16 11:32:48

那学长的意思是，这些没分配的引脚会随机的。。又被分配了吗？

kenny17 · 发表于 2011-6-16 11:35:47

试试设置未使用的引脚为三态输入

Jigsaw · 发表于 2011-6-16 12:42:27

编译的时候不是有选项，不用的引脚怎么处理，点下鼠标就可以解决的事情

zhangxin0804 · 发表于 2011-6-16 16:02:12

........设置输入三态。。。。我当然知道啊。。。我设置过了啊。。。。可是还是出现上面我说的这个情况啊。。。

Jigsaw · 发表于 2011-6-16 17:26:52

重点在于你的测试信号
没分配引脚并不见得没被综合

zhangxin0804 · 发表于 2011-6-16 20:23:21

哪他是会被自动分配吗？随机分配是吗？

Jigsaw · 发表于 2011-6-16 21:27:48

回复【7楼】zhangxin0804
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你看综合后的RTL或者MAP
测试信号跑哪里去了

zhangxin0804 · 发表于 2011-6-16 21:42:59

明白了，谢谢前辈指教，也就是说，这种情况下引脚一定是会被分配的
由于是随机的分配，所以对结果的影响是随机的。。

一个奇怪的问题？不用的引脚不注释,全编译后结果乱套。。【已解决】

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