异步FIFO读数据多读了一行数据原因可能出现在哪里？

qingniao · 发表于 2011-5-24 22:31:16

各位高手，小弟刚学习FPGA，现在做的项目里面有一个模块为异步FIFO，进口深度为16bit x 32 ，出口深度为128bit x 4，写时钟为48M，读时钟为150M。实验分析他们的数据，发现出口比进口多了一行128bit全为0的数据，发现不了问题在哪里，做过异步fifo的前辈能否给点建议，在下感激不尽！！

qingniao · 发表于 2011-5-24 22:36:47

补充一点，本人使用的是xilinx virtex5 系列的FPGA，异步FIFO使用core generator生成

qingniao · 发表于 2011-5-24 22:44:57

正确的数据 (原文件名:2.png)

从异步FIFO读出来的数据 (原文件名:1.png)

NJ8888 · 发表于 2011-5-24 22:51:35

以前的，XILINX的FIFO，读空写满我做的实验也好像有问题，处理办法是如果控制上一定会有读空那就抛弃，反正规律在那里

mcupro · 发表于 2011-5-24 23:28:38

检查以下读的时序是否和说明里面的对应，你应该是少等待一周期的原因。

sn2101 · 发表于 2011-5-25 09:07:42

fifo的输入和输出竟然可以不同位宽？

qingniao · 发表于 2011-5-25 09:14:41

回复【4楼】mcupro 李伟
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我试一下，谢谢了

qingniao · 发表于 2011-5-25 09:15:32

回复【5楼】sn2101
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异步FIFO！

sn2101 · 发表于 2011-5-25 10:02:40

回复【7楼】qingniao
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我是说位宽不一样，不是说异步同步，跟位宽好像没有关系吧

qingniao · 发表于 2011-5-25 10:13:28

回复【8楼】sn2101
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异步FIFO可应用于不同时钟，不同位宽的场合

RENMA · 发表于 2011-5-25 10:43:13

回复【1楼】qingniao
补充一点，本人使用的是xilinx virtex5 系列的fpga，异步fifo使用core generator生成
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请问楼主这个FPGA内部可以做16bit的多少K的异步FIFO ？

qingniao · 发表于 2011-5-25 11:16:09

回复【10楼】RENMA
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这个fpga内部包含了48个容量为36Kb 的block ram

RENMA · 发表于 2011-5-25 19:21:26

回复【11楼】qingniao
回复【10楼】renma
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这个fpga内部包含了48个容量为36kb 的block ram
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那看来能做一个不小的FIFO了

sn2101 · 发表于 2011-5-25 23:03:59

回复【9楼】qingniao
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看到了，呵呵，

的确，不同位宽，不过没用过呢，呵呵，收获 (原文件名:fifo.GIF)

qingniao · 发表于 2011-5-26 09:13:59

回复【13楼】sn2101
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呵呵

异步FIFO读数据多读了一行数据原因可能出现在哪里？

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