问一个关于同一个reg在不同always下赋值的问题

jlhgold

我记得如题所述的问题是不行的吧，那为什么图上这个程序在一个电子档教程中出现了呢？



(Ô­ÎļþÃû:δÃüÃû.JPG)


我把它复制出来了：

module DEF(D , Clr , Clk , Q) ;
input D , Clr , Clk;
output Q;
reg Q;
always @ (Clr) begin
if( !Clr)
assign Q = 0;  // D对Q无效。
else
deassign Q;
end
always @ (negedge Clk)
Q = D;
endmodule

jlhgold

补充一下：

这个电子档的教程是

(原文件名:未命名.JPG)

经quartus II 7.2 编译 发现是错误的：
结果如下：

(原文件名:未命名1.JPG)

jlhgold

去掉了一些没用的语句，发现出现了如题所述的错误。。。。。。。看来还是纸质书比较靠谱啊~~~~~


(原文件名:未命名.JPG)

libaozhu

同一个变量是不能在不同的触发条件下赋值的

jlhgold

回复【3楼】libaozhu  
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这个我知道 我就是想知道那个资料是怎么写出来的~~~~~~莫非都没有验证过就胡乱的往上写？

ix1982

异步复位吧
/////////////////////////////////////////
always @ (Clr) begin
if( !Clr)
assign Q = 0;  // D对Q无效。
else
deassign Q;
end
always @ (negedge Clk)  
Q = D;
///////////////////////////////
等价
always @ (negedge Clk or Clr)
...

编译器聪明的话  会认出这是个带异步复位的register， 如果编译器足够聪明的话。。