FPGA程序很难看懂（请帮忙看这个程序写的规范吗）

lindabell

`timescale 1ns / 1ps
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// Company:
// Engineer:                 特权
//
// Create Date:  
// Design Name:   
// Module Name:
// Project Name:   
// Target Device:  
// Tool versions:  
// Description:
//
// Dependencies:
//
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
// 欢迎加入EDN的FPGA/CPLD助学小组一起讨论：http://group.ednchina.com/1375/
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//说明：当三个独立按键的某一个被按下后，相应的LED被点亮；
//                再次按下后，LED熄灭，按键控制LED亮灭

module sw_debounce(
                    clk,rst_n,
                        sw1_n,sw2_n,sw3_n,
                           led_d1,led_d2,led_d3
                    );

input   clk;        //主时钟信号，50MHz
input   rst_n;        //复位信号，低有效
input   sw1_n,sw2_n,sw3_n;         //三个独立按键，低表示按下
output  led_d1,led_d2,led_d3;        //发光二极管，分别由按键控制

//---------------------------------------------------------------------------
reg[2:0] key_rst;  

always @(posedge clk  or negedge rst_n)
    if (!rst_n) key_rst <= 3'b111;
    else key_rst <= {sw3_n,sw2_n,sw1_n};  //每个CLK锁存按键的高低电平的情况
//--------------------------------------------------------------------------

reg[2:0] key_rst_r;       //每个时钟周期的上升沿将low_sw信号锁存到low_sw_r中

always @ ( posedge clk  or negedge rst_n )
    if (!rst_n) key_rst_r <= 3'b111;
    else key_rst_r <= key_rst;
   
//当寄存器key_rst由1变为0时，led_an的值变为高，维持一个时钟周期
wire[2:0] key_an = key_rst_r & ( ~key_rst);//这个是干什么用的???

//---------------------------------------------------------------------------
reg[19:0]  cnt;        //计数寄存器

always @ (posedge clk  or negedge rst_n)
    if (!rst_n) cnt <= 20'd0;        //异步复位
        else if(key_an) cnt <=20'd0;
    else cnt <= cnt + 1'b1;
//-----------------------------------------------------------------------------  
reg[2:0] low_sw;

always @(posedge clk  or negedge rst_n)
    if (!rst_n) low_sw <= 3'b111;
    else if (cnt == 20'hfffff)         //满20ms，将按键值锁存到寄存器low_sw中         cnt == 20'hfffff
      low_sw <= {sw3_n,sw2_n,sw1_n};
      
//---------------------------------------------------------------------------
reg  [2:0] low_sw_r;       //每个时钟周期的上升沿将low_sw信号锁存到low_sw_r中

always @ ( posedge clk  or negedge rst_n )
    if (!rst_n) low_sw_r <= 3'b111;
    else low_sw_r <= low_sw;
   
//当寄存器low_sw由1变为0时，led_ctrl的值变为高，维持一个时钟周期
wire[2:0] led_ctrl = low_sw_r[2:0] & ( ~low_sw[2:0]);

reg d1;
reg d2;
reg d3;
  
always @ (posedge clk or negedge rst_n)
    if (!rst_n) begin
        d1 <= 1'b0;
        d2 <= 1'b0;
        d3 <= 1'b0;
      end
    else begin                //某个按键值变化时，LED将做亮灭翻转
        if ( led_ctrl[0] ) d1 <= ~d1;       
        if ( led_ctrl[1] ) d2 <= ~d2;
        if ( led_ctrl[2] ) d3 <= ~d3;
      end

assign led_d3 = d1 ? 1'b1 : 1'b0;                //LED翻转输出
assign led_d2 = d2 ? 1'b1 : 1'b0;
assign led_d1 = d3 ? 1'b1 : 1'b0;
  
endmodule

yuphone

http://www.cnblogs.com/yuphone/archive/2010/03/13/1684999.html
http://www.cnblogs.com/yuphone/archive/2010/05/28/1746035.html
http://www.cnblogs.com/yuphone/category/259789.html

nobrains

这个编程风格挺不错的吧

Verilog是硬件编程语言，尽量能跟硬件相对应，不能像写C语言那样吧

lindabell

回复【2楼】nobrains
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很不习惯

ahuang227

很不错了。我自己写的过两天我自己就不认识了。
这个毕竟不是c语言，不能和c一样去写的。

zhangf1021

挺好的啊

nobrains

看一下IC专业设计人士（不是我）写的verilog代码
module VARTXBUS ( CLKIN, RESET_, PA, BE, PDO, PDI,
                  CS0, CS1, CS2, CS3,
                  UARTDI0, UARTDI1, UARTDI2, UARTDI3,
                  UARTDO0, UARTDO1, UARTDO2, UARTDO3,
                  PA0, PA1, PA2, PA3, BE0, BE1, BE2, BE3,
                  NRDI, NWEI, NRDO, NWEO);

input        CLKIN;                //66Mhz host controller clock
input        RESET_;
input        [7:0]PA;                //Address from PCIS
input        [3:0]BE;                //BE from PCIS
input        [31:0]PDO;                //Data output from PCIS
input        CS0;                        //Uart slot0 chip select
input        CS1;                        //Uart slot1 chip select
input        CS2;                        //Uart slot2 chip select
input        CS3;                        //Uart slot3 chip select
input        NRDI;                        //Read stobe from PCIS
input        NWEI;                        //Write stobe from PCIS
output        NRDO;                        //Read stobe to host controller
output        NWEO;                        //Write stobe to host controller
output        [31:0]PDI;                //Data input of PCIS
output        [7:0]PA0;                //Uart slot0 Address input
output        [7:0]PA1;                //Uart slot1 Address input
output        [7:0]PA2;                //Uart slot2 Address input
output        [7:0]PA3;                //Uart slot3 Address input
output        [3:0]BE0;                //Uart slot0 BE input
output        [3:0]BE1;                //Uart slot1 BE input
output        [3:0]BE2;                //Uart slot2 BE input
output        [3:0]BE3;                //Uart slot3 BE input
input        [31:0]UARTDO0;                //Uart slot0 Data output to PCIS
input        [31:0]UARTDO1;                //Uart slot1 Data output to PCIS
input        [31:0]UARTDO2;                //Uart slot2 Data output to PCIS
input        [31:0]UARTDO3;                //Uart slot3 Data output to PCIS
output        [31:0]UARTDI0;                //Uart slot0 Data input from PCIS
output        [31:0]UARTDI1;                //Uart slot1 Data input from PCIS
output        [31:0]UARTDI2;                //Uart slot2 Data input from PCIS
output        [31:0]UARTDI3;                //Uart slot3 Data input from PCIS

reg [7:0]PA0;
reg [3:0]BE0;
reg [31:0]UARTDI0;
reg [7:0]PA1;
reg [3:0]BE1;
reg [31:0]UARTDI1;
reg [7:0]PA2;
reg [3:0]BE2;
reg [31:0]UARTDI2;
reg [7:0]PA3;
reg [3:0]BE3;
reg [31:0]UARTDI3;
reg [31:0]PDI;

always@(CS0 or CS1 or CS2 or CS3 or PA or BE or PDO or UARTDO0 or UARTDO1 or UARTDO2 or UARTDO3)
begin
    if(CS0)
    begin
        PA0 = PA;
        BE0 = ~BE;
        UARTDI0 = PDO;
        PDI = UARTDO0;
       
        PA1 = 8'b0;
        BE1 = 4'b0;
        UARTDI1 = 32'b0;
        PA2 = 8'b0;
        BE2 = 4'b0;
        UARTDI2 = 32'b0;
        PA3 = 8'b0;
        BE3 = 4'b0;
        UARTDI3 = 32'b0;
    end
    else if(CS1)
    begin
        PA1 = PA;
        BE1 = ~BE;
        UARTDI1 = PDO;
        PDI = UARTDO1;
       
        PA0 = 8'b0;
        BE0 = 4'b0;
        UARTDI0 = 32'b0;
        PA2 = 8'b0;
        BE2 = 4'b0;
        UARTDI2 = 32'b0;
        PA3 = 8'b0;
        BE3 = 4'b0;
        UARTDI3 = 32'b0;
    end
    else if(CS2)
    begin
        PA2 = PA;
        BE2 = ~BE;
        UARTDI2 = PDO;
        PDI = UARTDO2;

        PA1 = 8'b0;
        BE1 = 4'b0;
        UARTDI1 = 32'b0;
        PA0 = 8'b0;
        BE0 = 4'b0;
        UARTDI0 = 32'b0;
        PA3 = 8'b0;
        BE3 = 4'b0;
        UARTDI3 = 32'b0;
    end
    else if(CS3)
    begin
        PA3 = PA;
        BE3 = ~BE;
        UARTDI3 = PDO;
        PDI = UARTDO3;

        PA1 = 8'b0;
        BE1 = 4'b0;
        UARTDI1 = 32'b0;
        PA0 = 8'b0;
        BE0 = 4'b0;
        UARTDI0 = 32'b0;
        PA2 = 8'b0;
        BE2 = 4'b0;
        UARTDI2 = 32'b0;
    end
    else
    begin
        PA0 = 8'b0;
        BE0 = 4'b0;
        UARTDI0 = 32'b0;
        PA1 = 8'b0;
        BE1 = 4'b0;
        UARTDI1 = 32'b0;
        PA2 = 8'b0;
        BE2 = 4'b0;
        UARTDI2 = 32'b0;
        PA3 = 8'b0;
        BE3 = 4'b0;
        UARTDI3 = 32'b0;
        PDI = 32'b0;
    end
end

reg        NRD_1T, NRD_2T, NRD_3T;
reg        NWE_1T, NWE_2T, NWE_3T;

wire        NRDO = ~(~NRD_2T && NRD_3T);
wire        NWEO = ~(~NWE_2T && NWE_3T);
/************************************/
/*  cdc part design                    */
/************************************/
always@(posedge CLKIN or negedge RESET_)
begin
    if(~RESET_)
        NRD_1T <= 1'b1;
    else
        NRD_1T <= NRDI;
end
always@(posedge CLKIN or negedge RESET_)
begin
    if(~RESET_)
        NRD_2T <= 1'b1;
    else
        NRD_2T <= NRD_1T;
end
always@(posedge CLKIN or negedge RESET_)
begin
    if(~RESET_)
        NRD_3T <= 1'b1;
    else
        NRD_3T <= NRD_2T;
end

always@(posedge CLKIN or negedge RESET_)
begin
    if(~RESET_)
        NWE_1T <= 1'b1;
    else
        NWE_1T <= NWEI;
end
always@(posedge CLKIN or negedge RESET_)
begin
    if(~RESET_)
        NWE_2T <= 1'b1;
    else
        NWE_2T <= NWE_1T;
end
always@(posedge CLKIN or negedge RESET_)
begin
    if(~RESET_)
        NWE_3T <= 1'b1;
    else
        NWE_3T <= NWE_2T;
end

endmodule

lindabell

今天看了一个早上才看懂一个串口的程序