紧急求助！关于MAX7000AE电平转换带来的时延问题

yulu2011

我使用altera 的EPM7512AE作为某测量模块的控制核心，需要通过总线与ARM及板内SRAM交换数据。由于该CPLD是3V供电，总线及外围芯片信号电平均为5V，我按altera 有关不同电平转换的说明在输出引脚加上拉电阻，内部设置为Open Drain，输出高电平可以到接近5V，但经CPLD处理的信号（如CS等）上升时间明显增加（如外部总线控制信号的上升时间一般为几十ns,处理后的信号上升时间在上拉电阻为1K时达到了约500ns。如果不设置为Open Drain，上升时间基本无改变，但电平只能到3V）。再减小上拉电阻可能使电流过大，也无法明显改善时延。我怀疑可能是与内部设置有关。哪位高手如有这方面的经验望及时指导，本人不胜感激！