老师提前一年布置的任务：基于FPGA的PCM编码器与解码器的设计与实现

highyo88

以前没学过FPGA，现在开始学VHDL语言，昨晚试着在QUARTUSII画了个原理图和用VHDL设计个东东，算是了解quartusII的基本使用流程，但是面对老师给的项目，不知从何做起，对PCM根本不懂，希望各位前辈指导一下

Chuda

不是吧这么BT的题目。期待楼主开源。哇咔咔。

highyo88

回复【1楼】Chuda
-----------------------------------------------------------------------

兄弟，客气，老师还给很多篇的类似的论文，可惜还不是很懂

highyo88

差不多2个月了吧，磨磨蹭蹭搞出来一点点了
这次设计的是一个码率为500 KB/s,字长为8bit,帧长为128字,帧同步码为EB90h的PCM采编器

highyo88

顶层原理图 (原文件名:顶层原理图.jpg)

highyo88

采编器内部进行并/串转换时,由一个8选1数据选择器和一个D触发器完成.由位计数器和8选1数据选择器选通当前数据位,并通过触发
器采样消除毛刺.采编器可以接受两类数据源:一类是需经A/D变换的模拟信号数据;一类是数字通信数据,如指令和状态等.数据源的选择由A/D片选信号和数字通道片选信号控制.帧同步码预先放在芯片内.数据的帧格式由字计数器、地址译码器和数据选择器控制.当字计
数器值为1时,译码器选通帧同步码高位,经过24选8数据选择器后进行并/串转换,并经D触发器采样后输出;当字计数器值为2时,选通帧同
步码低位;当字计数器值大于2时,选择外部数据输入.在数据字中,具体通道上的数据对应于哪一路信号,由地址输出和具体的格式要求决定.码率可以通过码率分频器改变频值.

highyo88

时钟CLK经freqdiv二分频,得到串行数据经触发器发送的频率,即确定了码率.帧同步码高位
FRHB[7..0]、帧同步码低位FRLB[7..0]和数据DATA[7..0]经MUX24_8输出,A、B为数据选择位,
“01”选择FRHB[7..0],“10”选择FRLB[7..0],其他情况选择DATA[7..0].8位并行数据经
MUX8_1实现串行化,A、B、C为数据选择位,从“000”到“111”选择,确定串行数据的输出顺序为
先高位后低位.cnt8为串行数据计数,每来一个脉冲,D触发器输出一位,同时该计数器计
数一次,Y1、Y2、Y3位与MUX8_1的A、B、C位对应相连,最高位Y3由高电平变为低电平时触
发cnt128.cnt128的输出为7位地址ADDRESS[6..0],由此地址经DECODER确定
A/D片选信号A/D_SELECT、数字通道片选信号DIGITAL_SELECT和提供给MUX24_8的数据
选择位B、C.根据设计要求,由ADDRESS[6..0]选择通道(1-128路). CLR为计数器清零.
DATAOUT为串行数据输出.

highyo88

这个采编器还有很多地方需要改进：比如我事先就知道哪些通道是帧同步码(1-2路)、模拟通道(3-101路)、数字通道(102-128路)，
而且确定了是128路通道。现在想做些改进：不管通道的多少，通道是模拟还是数字通道，不预先确定，都可以实现其功能。
******************
小弟表达得也不是很清楚，想听听各位前辈是否有什么想法，建议，谢谢