搜索
bottom↓
回复: 4

FPGA波形问题 求助

[复制链接]

出0入0汤圆

发表于 2011-2-24 21:27:21 | 显示全部楼层 |阅读模式
module LED_TWINKLE(clk,rst,LED);

input clk;
input rst;
output [2:0] LED;

reg [29:0] i;
always@(posedge clk or negedge rst)
begin
        if(!rst)
                i<=30'b11111_11111_11111_11111_11111_11111;
        else
                i<=i+1'b1;
end

assign LED[0]=i[3];
assign LED[1]=rst;
assign LED[2]=clk;
endmodule

上面是我的代码 现遇到点问题

当我将 assign LED[0]=i[3]; 这句代码中的 3 换成 i 的其他位时 i<17 这时得到的 LED[0] 引脚的波形都是正确的 占空比50% 周期也对
但是换成 i 的其他位 超过17后 波形就不对了 还是方波 但占空比很小 周期总是4.xx毫秒
我的时钟晶振为 50M 晶振正常
EDA工具: quartus II 9.1 电路板为自己焊的

请教各位 这是什么原因?  谢谢!

阿莫论坛20周年了!感谢大家的支持与爱护!!

知道什么是神吗?其实神本来也是人,只不过神做了人做不到的事情 所以才成了神。 (头文字D, 杜汶泽)

出0入0汤圆

发表于 2011-2-24 22:15:22 | 显示全部楼层
有可能是你观察波形的设备采样率不够高引起的。

出0入0汤圆

发表于 2011-2-25 11:50:41 | 显示全部楼层
不是吧,i越高,分频就越高,波形宽度越宽,这个还采样率太低了?扯蛋

出0入0汤圆

发表于 2011-3-1 23:48:03 | 显示全部楼层
回复【楼主位】q20005
-----------------------------------------------------------------------

30'b00_0000_0000_0000_0000_0000_0000_0000
30'b00_0000_0000_0000_0000_0000_0000_0001
.......
30'b00_0000_0000_0000_0000_0000_0000_0100  //i[3]亮
30'b00_0000_0000_0000_0000_0000_0000_0101  //i[3]亮
..............
30'b00_0000_0000_0000_0000_0000_0000_1100
30'b00_0000_0000_0000_0000_0000_0000_1101  //i[3]亮
........
30'b11_0000_0000_0000_0000_0000_0000_1100  //i[3]亮
以后有N多i[?]被点亮
回帖提示: 反政府言论将被立即封锁ID 在按“提交”前,请自问一下:我这样表达会给举报吗,会给自己惹麻烦吗? 另外:尽量不要使用Mark、顶等没有意义的回复。不得大量使用大字体和彩色字。【本论坛不允许直接上传手机拍摄图片,浪费大家下载带宽和论坛服务器空间,请压缩后(图片小于1兆)才上传。压缩方法可以在微信里面发给自己(不要勾选“原图),然后下载,就能得到压缩后的图片。注意:要连续压缩2次才能满足要求!!】。另外,手机版只能上传图片,要上传附件需要切换到电脑版(不需要使用电脑,手机上切换到电脑版就行,页面底部)。
您需要登录后才可以回帖 登录 | 注册

本版积分规则

手机版|Archiver|amobbs.com 阿莫电子技术论坛 ( 粤ICP备2022115958号, 版权所有:东莞阿莫电子贸易商行 创办于2004年 (公安交互式论坛备案:44190002001997 ) )

GMT+8, 2024-7-24 15:24

© Since 2004 www.amobbs.com, 原www.ourdev.cn, 原www.ouravr.com

快速回复 返回顶部 返回列表