请教各位前辈关于DAC——TLC5615的问题？

zhangxin0804

最近在调DAC_TLC5615想请教下各位前辈一些问题？
首先我先上时序图

TLC时序图 (原文件名:TLC5615_timing_diagram.png)

问题1：
时序图中的note1提到：为了使时钟馈通为最小，当CS为高电平时加在SCLK端的输入时钟应当呈现低电平。为何时序图中sclk的状态是无关表示呢？(头和尾)

问题2：
noteA对应时钟的后一个时钟对应的那一小段din是不是数据建立的过程？真正开始数据打入DAC移位register是还要再后一个时钟开始呢?


再上时钟速率图

(原文件名:时钟速率.png)

问题3：
(关于最大串行时钟速率)
由时序图可知Tw(CH)和Tw(CL)各为25ns理应sclk为20Mhz，但时钟都会有一定的倾斜，并不是理想的是陡峭的上升沿和下降沿，时序图中示出的仅是sclk高电平和低电平稳定的时间,sclk变化也会有一定的时间，即倾斜部分，因此近似为14Mhz.这样解释对吗？

问题4：
数字更新速率，等于820ns为1.21Mhz这个是不是也是理想的计算值因为他好像没考虑时钟的倾斜？还有后面的那句话，对于满度输入阶跃跳变，10位DAC建立时间为12.5μs，这把更新速率限制至80kHz，这句话该怎么理解呢？满度输入阶跃跳变是什么意思哦？ 后面的10位DAC建立时间为12.5us是怎么算出来的呢？


问题比较多。。麻烦各位前辈了。。。真心请教。

zhangxin0804

刚了解到一个概念，补上：
当D/A转换器输入的数字量发生变化时，输出的模拟量并不能立即达到所对应的量值，它需要一段时间。这个时间描述了D/A转换器的转换速度。

从输入的数字量发生突变开始，知道输出电压进入与稳态值相差正负0.5LSB范围以内的这段时间，称为建立时间,因为输入的数字量的变化越大，建立时间越长，所以一般产品说明中给出的都是输入从全0跳变为全1（即满度值）时的建立时间。

kunpeng032

关注!

silk

问题1：sclk一直是稳定的时钟输出也没问题
问题2：是的，CS下降后出现第一次sclk上升沿就会把DIN的有效数据读入
问题3：时钟与上升沿下降沿陡不陡是两回事。陡一些，信号更稳定
问题4：不是你把数据输入一遍，DAC的模拟输出就可以马上建立，知道电容的电压不能突变吗

zhangxin0804

谢谢楼上的前辈回答。。已经调试成功

对于问题1：
我采用的是PDF中的要求CS为高时,sclk一直为低，只有cs出现下跳变后才开始计数产生sclk

问题2：
CS下降后出现第一次sclk上升沿就会把DIN的有效数据读入

问题3：
实际的时钟脉冲信号都是会有一定的上升时间和下降时间。。

问题4:
当D/A转换器输入的数字量发生变化时，输出的模拟量并不能立即达到所对应的量值，它需要一段时间。这个时间描述了D/A转换器的转换速度。

从输入的数字量发生突变开始，知道输出电压进入与稳态值相差正负0.5LSB范围以内的这段时间，称为建立时间,因为输入的数字量的变化越大，建立时间越长，所以一般产品说明中给出的都是输入从全0跳变为全1（即满度值）时的建立时间。

liudeen

楼主能分享你的源码吗？我现在也在调试这个，在时序上出了点问题，DIN怎么输入？？前面的一小段和后面一大段的DIN有什么区别？？