用Verilog怎么描述双向IO口

gaohaosky

坛中有人用Verilog写过能用的双向IO口没，可否发共享一例程学习

zyx_avr

inout io_data;
reg out_data;
reg io_link;
assign io_data = io_link ? out_data : 1'bz;

mcupro

module iopin(
input din,
input oe,
output dout,
inout io
);

assign din = io ;

assign io = (oe)? dout : 1'bz;

endmodule
使用的时候例化下这个模块就可。
注意IO应该是约束在具体的CPLD/FPGA上的接口，如果在逻辑内部，由于CPLD/FPGA不支持内部的三态，将生成多路（MUX）器实现等效逻辑。

gaohaosky

谢谢1楼2楼的回答！学习中、、、

rafd

支持

aozima

网上搜了一圈大家都是写

1. input in_data;

复制代码

对FPGA里面来说，IO模块的in_data不应该是输出类型的么？

学习写了一段

1. module iopin
   
2. (
   
3.         io_pin,
   
4.         in_data,
   
5.         out_data,
   
6.         oe
   
7. );
   
8. 
   
9. inout io_pin;
   
10. output in_data;
    
11. input out_data;
    
12. input oe;
    
13. 
    
14. assign in_data = io_pin;
    
15. assign io_pin = (oe)?out_data:1'bz;
    
16. 
    
17. endmodule

复制代码

RTL viewer显示如下图

zhangfeng0115

inout ，，，，，，，，，，，，，，，