用FPGA通过verilog语言描述一个数字钟怎么这么痛苦。。。。。（发泄一下）

zouyf12 · 发表于 2011-1-23 23:18:06

昨天为了以后工作开始啃FPGA，先拿一个数字钟练手。一开始蛮简单就实现了6个数码管动态显示时分秒。可后面要加按键修改时和分的时候就纠结了。。特别是按键消抖。还有就是按键修改时分和正常计时时对于时分的累加写得不合理还会出现多数据源并行赋值的情况。唉。。。看来C语言转HDL还是蛮麻烦的。

ssaweee · 发表于 2011-1-23 23:37:39

要改变思路

vipcff · 发表于 2011-1-24 08:41:17

楼主，我也有这个感觉。所以觉得这个东东在某些行业是必须的，而好多地方用这个东西是痛苦的。尤其是你不经常需要这个东西的时候。

NJ8888 · 发表于 2011-1-24 08:47:50

用FPGA做这活真是浪费,不过习惯就好了,

syuanwang · 发表于 2011-1-24 09:18:10

verilog是并行语言
C是顺序语言

两种完全不同的思路
习惯就好
用久了就发现FPGA这货无所不能，尤其是基于NIOS和自定义IP的SOPC
软件干不了了硬件干，硬件干不了的软件干，两者互补后异常强大

12fen · 发表于 2011-1-24 09:24:00

与楼上同感，期待ep3c降到mega8的水平，估计替代所有的就不远了

jianchangd · 发表于 2011-1-24 09:28:40

我以前和楼主有同样的感觉.不过好在楼主用的是verilog,要是用VHDL就更麻烦了.个人观点.

Jigsaw · 发表于 2011-1-24 09:46:28

模块化
这是C的技能之一
HDL也可以这样减少工作量

zouyf12 · 发表于 2011-1-24 18:35:53

其实也不是写不出来，只是写出来了一大推的语句，看起来不爽。我用的那个教课书上说，C语言讲究语言精练，语句越少越好，但是HDL是讲究描述出来的硬件功能是否合理完善，之余语句多于少到是不用关心得太多，毕竟不是逐条执行的。。

其实难就好，虽然FPGA会得人不在少数，但是肯定没有会单片机的人多。单片机比数模电还简单，完全可以在大一开设的。。

kenson · 发表于 2011-1-24 19:44:42

其实C和V 都要学会，以后你会发现学会V是有多么大的帮助的。

liwboy · 发表于 2011-1-29 09:33:22

其实这只是比较简单的程序
调时的问题建议用状态机
很容易搞定的！！！！！
若需要可以发个程序给你参考一下
不过是VHDL的

conandllu · 发表于 2011-1-29 10:58:53

VHDL调试时主要是看时序图
没有C调试来的方便

用FPGA通过verilog语言描述一个数字钟怎么这么痛苦。。。。。（发泄一下）

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