Xilinx Spartan6 DDR II

hometainan · 发表于 2011-1-11 16:21:01

小弟不熟 Verilog, 不過第一個案子就要接 X家 SP6的 DDR2應用, 不曉得有沒有大大可以指教?

目前知道使用 Core Gen產生 MIG, 再用 ModelSim or ISIM做軟體模擬.

目前產生出來的 MIG準備進入 Sim時, 都會錯誤, 而且又看不太懂 Test Bench...

betins1204 · 发表于 2011-3-7 23:52:29

v5倒是刚调通一个，这个严格按照ug086提供时序就好了，然后可以在ipcore_dir里面找sim文件夹的sim_tb_top照着别人的测试文件删改处自己的主文件就差不多行了，当然建核得符合自己的内存条实际参数

Xilinx Spartan6 DDR II

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