verilog keyscan 看不懂，哪位能讲解下

embeddev

很简单的一段键盘扫描程序，看不懂
  最主要的是每个时钟上升沿always @ ( posedge clk  or negedge rst_n )
  时，里面的每小段程序不是都会执行到吗？这样 20ms的延时有毛用呢？
  
  另外这句 wire [2:0] led_ctrl = low_sw_r[2:0] & ( ~low_sw[2:0]);
  不是永远为0吗？怎么会出现按下某键时某一位为1的情况
  
  

`TImescale 1ns/1ns



module keyscan(

    clk,      

    rst_n,

    sw1_n,

    sw2_n,

    sw3_n,

    //output

    led_d3,

    led_d4,

    led_d5

    );



  input   clk;           //主时钟信号，48MHz

  input   rst_n; //复位信号，低有效

  input   sw1_n,sw2_n,sw3_n; //三个独立按键，低表示按下

  output  led_d3,led_d4,led_d5; //发光二极管，分别由按键控制



  // ---------------------------------------------------------------------------



  reg [19:0]  cnt;      //计数寄存器

  always @ (posedge clk  or negedge rst_n)

    if (!rst_n)           //异步复位

      cnt <= 20'd0;

    else

      cnt <= cnt + 1'b1;

  

  reg  [2:0] low_sw;

  always @(posedge clk  or negedge rst_n)

    if (!rst_n)

      low_sw <= 3'b111;

    else if (cnt == 20'hfffff)  //满20ms，将按键值锁存到寄存器low_sw中

      low_sw <= {sw3_n,sw2_n,sw1_n};

      

  // ---------------------------------------------------------------------------

  

  reg  [2:0] low_sw_r;       //每个时钟周期的上升沿将low_sw信号锁存到low_sw_r中

  always @ ( posedge clk  or negedge rst_n )

    if (!rst_n)

      low_sw_r <= 3'b111;

    else

      low_sw_r <= low_sw;

   

         //当寄存器low_sw由1变为0时，led_ctrl的值变为高，维持一个时钟周期

  wire [2:0] led_ctrl = low_sw_r[2:0] & ( ~low_sw[2:0]);



  reg d1;

  reg d2;

  reg d3;

  

  always @ (posedge clk or negedge rst_n)

    if (!rst_n)

      begin

        d1 <= 1'b0;

        d2 <= 1'b0;

        d3 <= 1'b0;

      end

    else

      begin              //某个按键值变化时，LED将做亮灭翻转

        if ( led_ctrl[0] ) d1 <= ~d1;   

        if ( led_ctrl[1] ) d2 <= ~d2;

        if ( led_ctrl[2] ) d3 <= ~d3;

      end



  assign led_d5 = d1 ? 1'b1 : 1'b0;              //LED翻转输出

  assign led_d3 = d2 ? 1'b1 : 1'b0;

  assign led_d4 = d3 ? 1'b1 : 1'b0;

  

endmodule

embeddev

always @(posedge clk  or negedge rst_n)

    if (!rst_n)

      low_sw <= 3'b111;

    else if (cnt == 20'hfffff)  //满20ms，将按键值锁存到寄存器low_sw中

      low_sw <= {sw3_n,sw2_n,sw1_n};

假如按键由111变为110

不是马上又执行

reg  [2:0] low_sw_r;       //每个时钟周期的上升沿将low_sw信号锁存到low_sw_r中

  always @ ( posedge clk  or negedge rst_n )

    if (!rst_n)

      low_sw_r <= 3'b111;

    else

      low_sw_r <= low_sw;

//当寄存器low_sw由1变为0时，led_ctrl的值变为高，维持一个时钟周期

  wire [2:0] led_ctrl = low_sw_r[2:0] & ( ~low_sw[2:0]);

low_sw_r不是马上也变为110,


这样就不会发生 low_sw 为0 和low_sw_r为1的情况啊！ 这点想不通

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ddd!

Jigsaw

这是特权的源码吧，去ednchina上cpld/FPGA助学小组，或者他的blog里，有详细的源码说明

embeddev

ddd!

ishock

楼主的问题在于对时序逻辑和组合逻辑的数据变化特点不清楚。

always @(posedge clk  or negedge rst_n)
这是时序逻辑，寄存器只会在clk的上升沿的时候进行变化。

wire [2:0] led_ctrl = low_sw_r[2:0] & ( ~low_sw[2:0]);
这是组合逻辑，数据会立刻变化。


根据实际的来说明：
1： low_sw <= {sw3_n,sw2_n,sw1_n};
假如按键由111变为110

2： low_sw_r <= low_sw;

楼主认为1和2会同时执行，导致low_sw和low_sw_r会同时变成110.实际上是low_sw_r会晚一个时钟周期变化。

有两种理解方式：
方式一： 1和2会同时执行，但寄存器值的变化需要一点时间。因此2执行时，low_sw还是原始的111，因此第一个clk沿来临时，low_sw变成了110,但low_sw_r还是111。等到第二个时钟沿来临时，low_sw_r才变成110.

方式二：用硬件的方式来理解，相当于两个寄存器级联。根据寄存器的特性，就知道low_sw_r的任何变化，都要晚low_sw一个时钟周期。

lovexiaona

回复【楼主位】embeddev  
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呵呵，5楼的说法很对，其实呢，你可以做个试验，就是用Modelsim仿真下，在sw那里加下时间长度不同的低脉冲，然后通过Wave窗口看看
low_sw,和low_sw_r的波形，就理解了。注意一点，如果要实现按键效果，加的脉冲长度要长于你
  “always @(posedge clk  or negedge rst_n)

    if (!rst_n)

      low_sw <= 3'b111;

    else if (cnt == 20'hfffff)  //满20ms，将按键值锁存到寄存器low_sw中

      low_sw <= {sw3_n,sw2_n,sw1_n}; ”
这段代码的延时。
好运

dyggyd

mark