请教个Verilog的问题，困扰了两天了

gaojunyao · 发表于 2010-12-10 23:44:06

我做的程序是这样子的，用CPLD控制数码管，每个数码管用74LS373锁存和驱动。几个数码管的数据端是连起来的，用锁存信号进行信号的选择。
例如8个数码管，数据为LED_data，锁存为LED_latch 都是[7:0]，但是用CPLD控制数码管显示的时候，怎么也出错，不知道该怎么产生锁存信号
，大家给个建议哈，感谢了

gaojunyao · 发表于 2010-12-10 23:48:53

就是怎么用verilog产生一个脉冲，用事件启动的脉冲，单一的一个锁存脉冲

ngzhang · 发表于 2010-12-11 01:57:41

如果是不会写的话。建议先多看一些典型设计再开始自己的设计。

suipeng70 · 发表于 2010-12-11 08:24:30

要代码的...

zgq800712 · 发表于 2010-12-11 11:04:00

入门很快，找下书上的几个程序修改

akuei2 · 发表于 2010-12-11 15:28:44

http://blog.ednchina.com/akuei2/1942174/message.aspx

看这一本笔记吧，抱你消除一大堆的Verilog HDL难题

请教个Verilog的问题，困扰了两天了

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