修改verilog文件里的parameter后，原理图中对应的symbol上面的那个参数表为什么没有变

jlqamark · 发表于 2010-12-7 09:29:50

Verilog文件中parameter定义一个值，改变这个值后重新生成symbol文件，更新symbol文件后，发现symbol文件上的那个parameter表上还是原来的那个初值，非要手动再去更改一次，不晓得这是问什么，难道是一个bug

jlqamark · 发表于 2010-12-7 09:35:40

(原文件名:未命名.jpg)

p.nicholas · 发表于 2010-12-7 09:58:42

图形方式就是这样的

chinawrj · 发表于 2010-12-7 10:00:57

回复【楼主位】jlqamark
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你可能需要重新生成symbol。。。。。。

jlqamark · 发表于 2010-12-7 14:44:54

回复【3楼】chinawrj
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我改动了v文件的parameter后，确实又重新生成了一下symbol，然后又在原理图文件里更新了一下原来的symbol，发现symbol的那个表根本就没变

zgq800712 · 发表于 2010-12-7 16:01:31

对，我也遇到了，就是我之前发的ＴＦＴＬＣＤ的帖子，把ｖｅｒｉｌｏｇ生成图形后就是出来这张表，ｖｅｒｉｌｏｇ文件里面改了，表没有变，后来我把表也改成和ｖｅｒｉｌｏｇ文件里面的一样的值。

jlqamark · 发表于 2010-12-8 09:08:01

回复【5楼】zgq800712 SEED
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我现在也是这么做的，但是每次变动一次都得这么改，实在是太麻烦了，是quartus真烂呢还是我们自身的问题啊，求高手予以指点啊

denike · 发表于 2010-12-8 09:38:21

修改后重新编译一次就可以了吧

ldmsunnyldm · 发表于 2010-12-8 12:57:19

重新生成了一下symbol，然后到库里重新调用symbol就可以了吧，有点麻烦

jlqamark · 发表于 2010-12-8 14:40:28

回复【7楼】denike
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试了，不行

jlqamark · 发表于 2010-12-8 14:41:29

回复【8楼】ldmsunnyldm
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这种方法还是可以的，就是麻烦了点，估计是软件自身的问题吧

修改verilog文件里的parameter后，原理图中对应的symbol上面的那个参数表为什么没有变

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