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我的程序
module liyan10(clock,clear,EN,Q4,Q);
input clock,clear,EN;
output[3:0] Q4;
output Q;
reg[3:0] Q4;
reg Q;
always@(posedge clock or negedge clear or posedge EN)
begin
if(EN)
begin
Q4<=Q4;
Q<=Q;
end
else
begin
if(!clear)
begin
Q4<=4'b0000;
Q<='b0;
end
else
begin
if(Q4==4'b1010)
begin
Q4<=4'b0000;
Q<='b1;
end
else
begin
Q4<=Q4+4'b0001;
Q<='b0;
end
end
end
end
endmodule
在我用quartus编译时候出来这样的警告
Warning: Found pins functioning as undefined clocks and/or memory enables
Info: Assuming node "clk" is an undefined clock
在时间仿真时出现这样的错误
Error: Can't continue timing simulation because delay annotation information for design is missing
这些都是什么原因啊,我一直查不出来的,如果用功能仿真是可以仿真成功的。
望高手指教 |
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知道什么是神吗?其实神本来也是人,只不过神做了人做不到的事情 所以才成了神。 (头文字D, 杜汶泽)
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