请教一下这段 Verilog 代码是什么意思..

relotus

primitive dffp ( q, ck, d, s, r );
        output q; // dff output
        input ck; // clock
        input d; // dff data input
        input s; // async set
        input r; // async reset

        reg q;

        table
        //  ck  d  s  r  :  q  :  q+
                r   0  0  0  :  ?  :  0;
                r   1  0  0  :  ?  :  1;
                f   ?  0  0  :  ?  :  -;
                ?   ?  0  0  :  ?  :  -;
                *   ?  ?  1  :  ?  :  0;
                ?   ?  ?  1  :  ?  :  0;
                *   ?  1  0  :  ?  :  1;
                ?   ?  1  0  :  ?  :  1;       
        endtable
endprimitive

relotus

调用它的函数如下:

// Creates the width of registers

module dff_bus (q, d, clk);
        parameter width = 1;
       
        input [width-1:0] d;
        input clk;
        output [width-1:0] q;

        generate
        if(width==1) begin
           dffp reg_prim_inst (q,clk,d,1'b0,1'b0);
        end
        else begin
           dffp reg_prim_inst[width-1:0] (q,clk,d,1'b0,1'b0);
        end
        endgenerate
endmodule

sagetom

貌似是一个SR寄存器
d为数据输入端
S为数据置位端
R为数据清零端
q+为输出端

relotus

谢谢............
找到一个表,贴上.........

(原文件名:未命名.JPG)

relotus

终于看懂了这段代码..........
找到UDP的定义,贴上...........

(原文件名:未命名.JPG)