VHDL编程：原理很简单，用一个信号的下降沿产生一个脉冲，脉冲宽度1微秒。

xibu1102007 · 发表于 2010-11-9 15:56:10

来一个信号的下降沿，产生一个脉冲。该脉冲的上升沿需要和信号的下降沿严格对齐。用VHDL语言如何实现？

40130064 · 发表于 2010-11-9 20:51:45

脉冲的上升沿需要和信号的下降沿不可能对齐，总会有滞后。当然可以做到NS级。

xibu1102007 · 发表于 2010-11-10 17:48:33

回复【1楼】40130064 博德之门IV
脉冲的上升沿需要和信号的下降沿不可能对齐，总会有滞后。当然可以做到ns级。
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请问如何做呢？谢谢了。

yuhang · 发表于 2010-11-10 17:56:56

用高速的CPLD 一个非门，一个计数器就行

zgq800712 · 发表于 2010-11-10 22:19:41

来一个信号的下降沿，产生一个脉冲

你这个东西不是一个反向器非门吗。
输入端平时是1，变到0 就是下降沿。
输出就是上升沿
一个输入一个输出管脚输入到内部到管脚输出延时肯定不能绝对对齐的嘛。

40130064 · 发表于 2010-11-12 21:45:53

个人觉得这个想着简单，做起来不是那么简单。高手们试试！！

xibu1102007 · 发表于 2010-11-13 10:51:14

各位说的很有道理，但是具体操作起来确实不容易啊…………

xibu1102007 · 发表于 2010-11-13 11:00:35

可能我的问题描述有歧义。

(原文件名:未命名.jpg) 上面信号产生下面信号

XD-ARM · 发表于 2010-11-13 13:30:19

有道理

40130064 · 发表于 2010-11-13 17:24:26

我教你吧

先用D触发器把输入脉冲A延时1US(D的CLK)得到B.
再把A反相得到C
再把C和B与一下就得到了要的脉冲.

但有条件 A脉宽要大于大于1US.

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