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最近刚学verilog,读了特权同学的深入浅出,觉得书很不错,尤其是给出了良好的代码风格,非常感谢。正好手边有个OLED,闲着也是闲着,就写了一点代码,当做练习。第一次写verilog,以前只有点VHDL基础,费了很长时间。
这边顺便提提黑金的开发板,本来是买来试试看NIOS系统读写SDRAM的,所以当时只跟AVIC买了个核心板(一开始不想卖我,哈哈,后来答应连同逻辑分析仪下载线一起卖了),结果发现NIOS读写SDRAM实在慢,我测了读写间隔大概要30多个时钟周期,于是只能用它学verilog了,早知道连扩板一起买了。。。
不知道AVIC会不会看到这贴,要抱怨下。。。我买的核心板有几个地方错了,89脚坏了,还有上面标的86跟84脚反了(84接FPGA的86脚,86接FPGA的84脚),我弄了好久才发现,当时还奇怪,怎么仿真对了,结果出不来,这还是用买的三合一逻辑分析仪测出来的,用了之后更加欣赏逻辑分析仪,如果带宽再高点就好了。
补充一点,我用的OLED屏。OLED能主动发光,在强阳光下也能看清,比传统液晶屏可见度高很多。我这个是12864的,不知道有没有人见过更大一点的,价格如何呢。。??~
拍了个照片,还有工程文件,开发环境: quartus II 9.0,modelsim 6.5d
![](http://cache.amobbs.com/bbs_upload782111/files_34/ourdev_596011DRJEVA.jpg)
图片有点不清晰 (原文件名:支持360.jpg)
工程文件ourdev_596012ZJVEDS.rar(文件大小:3.06M) (原文件名:my_oled_verilog_360.rar) |
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知道什么是神吗?其实神本来也是人,只不过神做了人做不到的事情 所以才成了神。 (头文字D, 杜汶泽)
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