关于使能端的问题

boyzh

研究了几天Verilog，强烈建议有C基础的并且想开始入手CPLD或FPGA的朋友们从Verilog开始，呵呵。

今天看书的时候，研究了一下锁存器的描述。说起来麻烦，我把代码大体敲一下吧。

module LATCH_4(CLK,ENB,D,Q);
input  CLK,ENB;
input  [3:0]D;
output [3:0]Q;
reg    [3:0]Q;
always @(CLK or ENB or D)
  begin
    if(ENB)    Q <= 4'bxxxx;
    else if(CLK)  Q <= D;
  end
endmodule

仿真发现，使能端ENB的电平根本影响不了锁存器的运行，也就是说，begin-end间的语句的仿真波形跟
begin
  if(CLK) Q <= D;
end
的运行波形完全一样。在Verilog里，if后面不加else会默认加一句 Q<=Q，这就是保持作用。各位大拿看看，问题究竟出在哪？