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发表于 2010-10-17 10:27:28
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你看到那些 如果是 有 _p,_n 就是差分的，一正一负。支持一些I/O标准 接口和协议，手册有电气一章可以看。这个可以看下 CLK_P CLK_N是差分时钟输入，可以接差分的晶振和一些差分时钟或转差分芯片。 锁相环的输入时钟也有限制的，不是每个CLK输入脚多到锁相环，这可以看手册查到的。
DQ,DQS ,DDR是接存储器专用引脚
http://www.altera.com.cn/products/devices/cyclone2/features/io_capabilities/cy2-io_capabilities.html#differential
还有个：http://longer.spaces.eepw.com.cn/articles/article/item/57724 转过来的 ，这个人简直不是人，2009-03-10 注_册的到现在 发了4302条
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标题：Altera Device LVDS support notes
2009-06-30 08:43:01
Altera Device LVDS support notes
Altera 器件的LVDS接口，一向都挺雷人的。
真不知道芯片设计工程师出于什么考虑，把简单问题复杂化。
Anyway, 记录一下芯片PIN上对于LVDS的支持，先。
Cyclone系列：
1. CI和CII，没有Altera所谓的“true lvds buffer”。无论TX还是RX方向，都需要接匹配的电阻网络。
TX方向，3个电阻；RX方向，一个100欧电阻；
2. CIII，在芯片的right bank，left bank上，也就是1，2，5，6bank，设计了“dedicated output buffer”。这样，输出就不需要做任何电阻网络匹配的工作了。
至于上下两边，3，4，7，8bank上，没有“dedicated output buffer”，如果要做输出使用，仍然需要像CI和CII上面一样，配上3个电阻的网络。Altera将这种方式名为“emulated lvds output...”
对于LVDS输入，无论哪个bank，都需要100欧姆电阻，千万不要以为Altera说了支持“dedicated input buffer”或者“true input buffer”就可以不要了，这一点上Atlera的文档有点容易让人混淆。
StratixIII/StratixIV器件：
由于SIII/SIV可能是Altera未来高端的主流，这里就只介绍这两个芯片LVDS IO了。
在SIII/SIV系列中，对于LVDS的支持，同样是按不同bank区别对待的。
在left/right bank上，有“true lvds output buffer”（等同于CycloneIII中的dedicated output buffer），这样，TX方向上就不需要电阻网络。
在top/bottom bank上，只有“emulated output buffer”，tx方向上需要电阻网络。
对于LVDS RX的支持，left/right bank的IO上，有100欧姆的片上电阻，而top/bottom bank没有这个100欧。设计的时候一定留神。
我想就是从Altera推出了CycloneIII和StratixIII之后吧，Altera定义了名为LVDS_E_3R的电平标准。
开始还以为这是业界通用的名称，查了好久文档，想知道这种LVDS究竟有什么电气特性。
后来猛然发现，这个其实是Atlera对于带3个电阻的LVDS输出的一种叫法。
刚才不是说，CycloneIII或者StratixIII/IV top/bottom bank上，只有emulated lvds output么。
如果你在使用的时候，将上下bank的某对lvds IO设计成输出，然后电平标准指定成LVDS。软件fitter的时候，一定会遇到错误，错误信息的大概意思是，这对IO只支持LVDS input！这个还真容易把人吓到。
这个时候，LVDS_E_3R就有用了，你需要将这个输出电平标准指定成LVDS_E_3R，当然还有个前提，你FPGA外面，板子上设计的时候，要有3个电阻匹配网络。
0.18μm APEX 20KE系列可编程逻辑器件(PLD)采用Altera公司的True-LVDS技术，现可支 持840 Mbps的低压差分信令(LVDS)。这种全新True-LVDS功能比目前的622Mbps LVDS I/O 带宽在性能上提高了35%。
Altera True-LVDS方案具有高性能、低功耗、低电磁干扰(EMI)及在较大共模范围内的高抗扰性。它符合TIA/EIA-6?4和IEEE 1596.3标准。实现True-LVDS 需要一种创新的设计技 术， 包括：一个专用的串行器/解串器、一个强大的锁相环路、真正的差动I/O驱动程序以及专用的抗扭斜电路。
LVDS 电路的这些优势将使得APEX 20KE器件更适合于复杂的通信应用，如密集波分复用 (DWDM)系统、太位路由器、交换系统和企业存储网络设备等。目前的DWDM系统需要光纤组件来确保每信道622 Mbps的高质量传输。通过利用Altera Reed-Solomon前向纠错(FEC)宏功能核可纠正在使用廉价光纤组件时出现的错误。这种宏功能核向SONET OC-12数据添加了FEC数据，从而提高了 LVDS带宽以满足每信道666Mbps的要求。 |
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