verilog 移位中的大迷惑

suxilong · 发表于 2010-10-10 22:09:06

看完夏雨闻那边关于语法的书的前七章！！！
发现有一个豆小的问题有着天大的疑问

就是移位算子了！！！！

在altera 公司上的视频教程上，
说左移跟右移，溢出位都是丢失的！！！
http://www.altera.com/customertraining/webex/Verilog_CN/player.html

这是在线视频！！！

在夏雨闻书中第41页中举了移位的例子

左移中，溢出并没有丢失，反而保留！！！

请问谁的对????

Jigsaw · 发表于 2010-10-10 23:22:21

有没有保留，用Modelsim仿真一下就知道了

sdmmqy · 发表于 2010-10-10 23:59:34

好像你要想保留,必须增加位宽.你仔细看看,是不是.

kenson · 发表于 2010-10-11 08:59:28

肯定是丢失的！你想保留肯定想办法保存它

semonpic · 发表于 2010-10-11 19:11:04

楼主你搞混了，如果不增加位宽肯定丢失。一般在硬件描述语言给出的左移右移循环左移循环右移什么的，都是扩展了位宽的。这是软件自己处理的。你可以看RTL图。

zhangxin0804 · 发表于 2010-10-11 19:47:39

刚仿真了下，如果不增加位宽是要溢出

suxilong · 发表于 2010-10-11 21:31:11

不增加位宽？？？

那夏雨闻书中的那个意思就是增加位宽！！！？？？

suxilong · 发表于 2010-10-11 21:32:31

回复【2楼】sdmmqy
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还得自己保留的？

suxilong · 发表于 2010-10-11 21:36:36

回复【3楼】kenson
肯定是丢失的！你想保留肯定想办法保存它
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还是不是很明白？？什么叫自己扩展了位宽？？？那要是不扩展就不能左右移了？

verilog 移位中的大迷惑

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