FPGA的JTAG口被拉低

yiwang · 发表于 2010-10-8 11:32:38

我的FPGA的型号是EP2C8Q208C8N,使用JTAG在线调试，JTAG无法连接，测试了一下，发现JTAG口的TMS信号线被拉低，在没上电的状态下，其与地的电阻仅为15欧，正常情况下，应该是高阻态吧。芯片是刚焊进去的，跪求高手解答，这是芯片坏了吗？在这种情况下会不会影响使用EPCS配置模式下烧写程序？

durgy · 发表于 2010-10-8 11:44:13

估计芯片没坏，不影响EPCS模式，我试过多次，都可以救活，方法是使用3.3V 500mA-1000mA,的电源接到那个跟地电阻很小的那个脚，我的板上一般是用1117-3.3V,我就用这个3.3V接过去，接个几秒钟就好了（如果串上一个电流表，会看到电流下降），你再测测，那个脚对地的电阻应该会变大了，这个方法是我以前修VCD的时候学到的，用在这里应该还是原创 :)

yuphone · 发表于 2010-10-8 13:56:01

回复【1楼】durgy
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mark

yiwang · 发表于 2010-10-19 11:01:07

回复【1楼】durgy
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谢谢durgy大侠的回答。我试了下，内阻确实变大了，但是变化的很慢，我的从十几欧变道一百欧，用了一分多钟，检测了以前正常的芯片应该是十千欧左右，如果用3.3V一直接到那个接口上，会不会把芯片烧坏，同时我试着检测JTAG,发现偶尔也能识别，但大部分时间识别不了，能不能解释下这么做的原理是什么，感觉我直接用3.3V短接到此引脚，心里挺虚的，就怕芯片坏了，希望能得到进一步的解答。

liu_xf · 发表于 2010-10-23 16:00:06

呵呵，这样也行？

FPGA的JTAG口被拉低

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