请教个verilog语法的问题？谢谢

zhangxin0804 · 发表于 2010-10-5 23:00:40

module s2(x,y,z,w
);
output x,y;
output [1:0] w,z;
reg x,y;

reg [1:0] w,z;

initial
begin
x=1'b0;
fork
#5 y=1'b1;
#10 z={x,y};
join

#20 w={y,x};
end

endmodule

这个语句为什么会报错呢？
错误提示是：
Unsupported fork statement

谢谢各位前辈

Jigsaw · 发表于 2010-10-6 10:13:58

1楼是我的回答，不过是错误的，所以删掉了

楼主是不是在综合时出错？fork……join只能用来仿真，是不可综合语句

zhangxin0804 · 发表于 2010-10-6 10:30:04

但是书上说的fork_join语句可以有延时啊，我知道他们是并行执行，只是执行没有先后顺序、
我试了把fork_join中的延时去掉了，也还是不行啊？

Jigsaw · 发表于 2010-10-6 11:33:19

抱歉，我回答错了，已经删掉了

是仿真还是综合？
如果是综合则肯定是不行的

zhangxin0804 · 发表于 2010-10-6 11:36:21

综合没出来。。。这是为什么呢？还有就是我没综合出来的话，还可以进行仿真吗？它在报错啊？也可以继续仿真吗？
谢谢了

afei8856 · 发表于 2010-10-6 11:37:44

难以理解按说程序写的没有什么问题啊

Jigsaw · 发表于 2010-10-6 11:56:06

回复【5楼】zhangxin0804
综合没出来。。。这是为什么呢？还有就是我没综合出来的话，还可以进行仿真吗？它在报错啊？也可以继续仿真吗？
谢谢了
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我已经提过两次了，fork……join不可综合！还有很多语句也是不可综合的，像initial、#n等等，自己可以找资料看看，只要讲Verilog的就可以

可以仿真，但是不可硬件实现
仿真和综合可以说是两回事，所以最好从一开始就要学会写可综合代码，要不然没有实际意义，不可综合语句是用来给仿真和行为测试提供便利的。

zhangxin0804 · 发表于 2010-10-6 15:53:16

回复【7楼】Jigsaw
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好的，谢谢了。

leilei2268967 · 发表于 2010-11-7 15:25:53

的确是这样的呢

请教个verilog语法的问题？谢谢

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