求助 新手写的Verilog HDL，求修改

gemini_happy

小弟刚开始自学Verilog HDL语言，根据电路图自己写了段程序，求高手帮忙修改。

(原文件名:1.jpg)
其中两个buf的延迟时间一样 前面两个DFF的输入端D均为高电平。

module delay(In1,In2,CLK,out
);
input In1,In2,CLK
output out;
reg A,B,C,E,F,G
assign In1<=1,In2<=1;
DFF1(D(In1),Q(A),CLK(Ref));
DFF2(D(In2),Q(B),CLK(Data));
assign C=~(A&E),E<=#1 din;
assign G=~(B&F),F<=#1 din;
DFF3(D(C),Q(out),CLK(G));
endmodule
module DFF(D,Q,CLK);
input D,CLK;
output Q;
always @(posedge CLK) begin
Q<=D;
end
endmodule

akuei2

嗯！
楼主先看看RTL级~的建模设计吧！

估计会更容易入门

gemini_happy

回复【1楼】akuei2 回家阿贵猪
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恩 谢谢建议，但是我现在写的这个哪里有问题啊 能帮我修改下么 现在写的不弄好，心理不舒坦&……

barryyan2007

为什么你里面有DFF啊？我写的时候没遇到过这种写法。

sdmmqy

你的电路图可以直接输入qii。不要再转成代码了。