大家一起来讨论下 门控时钟 和 时钟使能 的用法及区别吧！

tear086

如题。

nobrains

应该说时钟使能包括门控时钟吧
一般时钟使能有两种方式：Gated Clock和Clock Latch
Gated Clock的结构就不用说了吧，不过Gated Clock的风险是，可能会产生Glitch，具体自己分析一下就可以了
Clock Latch也有好几种结构，如下：

(原文件名:clock latch.JPG)

当然，clock latch还有其他结构了，这里仅举个例子

具体参考如下文件
点击此处下载 ourdev_568967.pdf(文件大小:135K) (原文件名:Power Reduction Through RTL Clock Gating.pdf)

----------
打错了一个字，修改一下

40130064

M

只用过与门 构成门控，其它的没用过。

zkf0100007

FPGA中一般不推荐使用门控时钟
在系统中如果有一个主时钟和多个分频时钟,一般推荐用主时钟作为统一的时钟,其他分频时钟作为时钟使能,要保证分频时钟的高电平宽度为主时钟的一个周期,但是主时钟和分频时钟在同一个沿变化,这样会不会有什么风险

nobrains

回复【4楼】zkf0100007
fpga中一般不推荐使用门控时钟
在系统中如果有一个主时钟和多个分频时钟,一般推荐用主时钟作为统一的时钟,其他分频时钟作为时钟使能,要保证分频时钟的高电平宽度为主时钟的一个周期,但是主时钟和分频时钟在同一个沿变化,这样会不会有什么风险
-----------------------------------------------------------------------

IC设计里面用Clock Latch最保险，不管逻辑部分时序怎样，都不会出现Glitch
另外，保证“分频时钟的高电平宽度为主时钟的一个周期”似乎有难度

zkf0100007

回复【5楼】nobrains
-----------------------------------------------------------------------

process(clk10mhz)
begin
if rising_edge(clk10mhz) then
   if (cnt = "1001") then
       cnt <= "0000";
       clk1mhz <= '1';
   else
       cnt <= cnt +1;
       clk1mhz <= '0';
   end if;
end if;
end process;
这样分频出来的clk1mhz高电平宽度和主时钟clk10mhz的周期就是一样宽的