求助一个 关于QuartusII，编译过程中，出现的LVDS与TTL管脚之间间隔一定距离的问题。

vermon

在QuartusII编译中。LVDS管脚和TTL管脚必须间隔至少5个引脚。不然会影响TTL电平的可靠性，但是如果在TTL允许一定的误码，可以通过TCL脚本等解决。

我查到了相关的资料，但是现在按他的做法要不是没找到  要不是自己写的TCL脚本不正确。我还没研究过TCL脚本，
由于这个事情比较急，所以在此发帖求租

附上相关的网页  http://www.alteraforum.com/forum/showthread.php?t=2150

比如我现在要将 OUT[9] 链接到PIN_99脚  并且按上面的，不检测信号的问题，及设置成0MHZ 。我该怎么写呢？