verilog 寄存器初始化

grubby01

想在verilog里像C语言那样用数组，可是用了一段时间才发现，原来在verilog里面不是数组，而是寄存器，虽然用法相同，但是初始化就是个问题了，请高手给指点一下，如何初始化，最好给一个参考示例，谢谢了

南孤雁2010

reg [15:0] j=16'd10;

即可

wkun

verilog HDL 只能对存储器（相当于c 中的数组）中的每个单元进行赋值，不能将存储器作为一个整体在一条语句中对它赋值，也不能对存储器一个单元的几位进行赋值。
错误例子：
reg datamen [5:1];
initial
        datamen= 5'b11011;  //错误的。

正确的例子：
reg [3:0] romA [4:1];
initial
        begin
                romA[4]= 4'hA;
                romA[3]= 4'h8;
                romA[2]= 4'hF;
                romA[1]= 4'h2;
        end