FPGA通过FIFO和ARM交换数据，谢谢！

armwork · 发表于 2010-4-16 14:29:13

XILINX　FPGA控制 A/D采样，得到大量数据，准备在 FPGA里构造FIFO，采样来的数据写到FIFO，ARM再读FIFO．请问这样
可行吗？能稳定传数据吗？谢谢！

主要信号描叙：
FIFO写入这部分，CLK_WR WR DIN[7:0] WR_EN　
FIFO读出这部分，CLK_RD RD DOUT[7:0] RD_EN

现在问题是：
ARM侧只有 RD CS ADDR信号，提供不了CLK_RD信号．能用RD CS ADDR来合成CLK_RD吗？　

ljt8015 · 发表于 2010-4-16 17:14:27

同问！~~~~

armwork · 发表于 2010-4-19 08:59:04

谢谢!

NJ8888 · 发表于 2010-4-19 09:17:43

CS=0时，RD反相作为读时钟

armwork · 发表于 2010-4-19 11:33:33

谢谢 .

armwork · 发表于 2010-4-19 11:43:58

FIFO读的一侧： RD_CLK 和RD_EN信号．　
把ARM的RD反相作为FIFO的RD_CLK
利用ARM的地址译码作为FIFO的RD_EN

这样处理？谢谢！

NJ8888 · 发表于 2010-4-19 12:30:23

回复【5楼】armwork
FIFO读的一侧： RD_CLK 和RD_EN信号．　
把ARM的RD反相作为FIFO的RD_CLK
利用ARM的地址译码作为FIFO的RD_EN
这样处理？谢谢！
-----------------------------------------------------------------------

不是，我的意思是RD_EN始终（或是你另外控制）RD_CLK接ARM 的RD输出反相，道理是：ARM 的RD上升读取数据，ARM 的RD下降的反相后的上跳使FIFO更新数据，此时ARM还没读，等RD上升就取走这数据了

john_wu · 发表于 2010-4-19 15:11:49

根据我的经验最好用FPGA内部的时钟同步这几个控制信号。

NJ8888 · 发表于 2010-4-19 15:15:38

回复【7楼】john wu
根据我的经验最好用FPGA内部的时钟同步这几个控制信号。
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FIFO本来就是用于垮时钟域的数据传输

armwork · 发表于 2010-4-20 09:22:58

发现ARM板可以引出PCK,这样处理会更稳定吗?谢谢

john_wu · 发表于 2010-4-20 14:32:02

回复【8楼】888888888888
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同步之后会可靠一些。

shangdawei · 发表于 2010-4-20 15:07:16

猜想可以把 RD WR 接到FPGA 的GCLK上面

heaijun · 发表于 2012-1-10 15:57:33

是不是ARM用的AT91SAM9261，然后配置输出PCK输出来读取fpga的fifo核，请问此时用9261的那个时钟作为pck的输出更可靠呢？

heaijun · 发表于 2012-1-14 16:45:01

NJ8888的用法是正确的，基本调出来了。

gaoyukun · 发表于 2012-1-14 22:03:12

mark~FIFO,ARM通讯

ye_song · 发表于 2012-2-9 19:01:05

mark

mailtoyj518168 · 发表于 2012-2-17 11:01:31

学习了。。。。

wtuleexiang · 发表于 2013-3-21 17:19:36

有写FIFO控制器吗？

wildone · 发表于 2013-3-22 14:32:28

用sram也可以

kingreat · 发表于 2013-7-25 08:43:54

heaijun 发表于 2012-1-14 16:45
NJ8888的用法是正确的，基本调出来了。

调出来了？

能贴个图么？

shangdawei · 发表于 2013-7-28 20:03:04

heaijun 发表于 2012-1-14 16:45
NJ8888的用法是正确的，基本调出来了。

mark : CS=0时，RD反相作为读时钟

FPGA通过FIFO和ARM交换数据，谢谢！

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