大家来讨论下Verilog语言中关于if else与case这样的理解的对不对.

hbchf

我感觉一连串的if else语句和case语句是一样的效果，即满足那个条件执行那条语句。
然而他们之间的不同之处，在于倘若在运行的过程当中，连串的if else 语句中有两条if else满足条件，则这两条语句都要执行；而case内不能有相同的判断条件。例如：
always@(a,b,c,d,e);
begin
if(a) ..语句1.....
else if(b)  ..语句2...
else if(c) ...语句3....
else if(d)  ...语句4...
else if(e)  ...语句5....
end
如果,a=b=1;则语句1，语句2同时运行
always@(X);
begin
  case(x)
        a  语句1；
        b  语句2；
        c  语句3；
        d  语句4；
        e  语句5；
  endcase
end
次语句中不容许X=a=b成立。
上面我这样理解对不对？大家帮我分析下，谢谢了！

laoxizi

以前的编译软件对if else 和case编译的结果是有区别的，不过貌似现在有些编译软件都很智能了。。。。求高手来解释一下。
建议能用case的地方就用case

cddyy

case我的理解是能综合成多选一的选择器。

li20030505

"如果,a=b=1;则语句1，语句2同时运行 ? "  可以么？

xtlihan

回复【楼主位】hbchf  晨风
-----------------------------------------------------------------------

通常说来，if else语句有优先级，所以在一些情况下可能被综合成一堆串行寄存器，速度比较慢，case语句好一些。当然，有些情况下，这两种写法综合出来的寄存器是完全一样的。

yvhksovo

好像不对，a=b=1的时候只会执行if（a）后面的那个语句。
我做过实验的，你看嘛。基本上照着你写的。
module test (clk,ina,inb,inc,outa,outb,outc,outa2,outb2,outc2);
        input clk,ina,inb,inc;
        output outa,outb,outc,outa2,outb2,outc2;
        reg outa,outb,outc,outa2,outb2,outc2;
       
        always @ (posedge clk)
                if(ina==1'b1)
                        begin
                        outa<=1'b1;
                        outb<=1'b0;
                        outc<=1'b0;
                        end
                else if(inb==1'b1)
                        begin
                        outa<=1'b0;
                        outb<=1'b1;
                        outc<=1'b0;
                        end
                else if(inc==1'b1)
                        begin
                        outa<=1'b0;
                        outb<=1'b0;
                        outc<=1'b1;
                        end
                else
                        begin
                        outa<=1'b0;
                        outb<=1'b0;
                        outc<=1'b0;
                        end
                       
        always @ (posedge clk)
                case({ina,inb,inc})
                        3'b100:begin
                                        outa2<=1'b1;
                                        outb2<=1'b0;
                                        outc2<=1'b0;
                                        end
                        3'b010:begin
                                        outa2<=1'b0;
                                        outb2<=1'b1;
                                        outc2<=1'b0;
                                        end
                        3'b001:begin
                                        outa2<=1'b0;
                                        outb2<=1'b0;
                                        outc2<=1'b1;
                                        end
                        default :begin
                                                        outa2<=1'b0;
                                                        outb2<=1'b0;
                                                        outc2<=1'b0;
                                         end
                endcase
               
endmodule


(原文件名:未命名.JPG)

tear086

引用王钿、卓兴旺《基于Verilog HDL的数字系统应用设计》P71：
“一般来说，使用if...else语句中的条件式互斥的（因为互斥所以不存在优先级），在synplify下的综合结果就是并行且不带优先级的电路；但是如果条件不互斥，对应的电路则带优先级。
但是某些综合效果较差的综合工具可能不会对if...else进行优化，这种条件互斥的完全没有必要综合成优先级电路的语句也可能被综合成优先级电路。因此，为了尽量实现代码的综合结果和平台无关，对于不带优先级的条件电路，最好使用case语句描述。”