关于Xilinx CPLD的Function Block及一些布局布线问题

ss_moyo

首先我用的是Xilinx 的XCR3064XL－10VQ44
1.分4个Function Block的意思是分4个功能块吗，意义又在于什么，编程时与此相关的注意事项有哪些？
曾遇到这样的问题：unable map all desired signals into function block FB1.把引脚重新分配一下就可以了，请教一下这是为什么？
2.现要实现以下功能，输入信号：R(3  downto 0)，S，clk输出信号：Q(3 downto 0).
         R是上升沿下降沿均有效，S是上升沿有效，判断边沿方法是：
      if(clk'event and clk='1') then
         tmp_S <= S;
         if(tmp_S='0' and S='1') then  --上升沿
           XXXXXXXXXXXXXXX
         end if;
      end if;
    S有效时4个输出均为高，R有效则对应的Q为低。
   开始我是先编个RS触发器，然后用生成语句generate完成功能的。但是发现有许多错误，如图

(原文件名:QQ截图未命名.png)
    这可能是在由于输入信号的上升沿下降沿不够稳定造成的，clk是25M的，后来用25M产生125K的时钟cp，用cp作为检测输入信号的时钟，效果很好，但很占用资源。
    后来干脆不用生成语句，直接编4并行的RS触发器，检测信号边沿的时钟直接用25M的，资源节约了很多，效果还非常好。

    到这，我感觉很奇怪，为什么最后依然用25M作为检测信号边沿的时钟，但效果却好了呢，难道是前后两种方法导致在CPLD内部布线的结构不同，而产生了毛刺、干扰等等问题。还有用生成语句怎么这么浪费资源还见效果呢？