求助！关于Verilog中always语句的事件控制

chahu1227

之前老师教的是VHDL语言，现在在自学verilolg，但在改写之前写的电子钟程序时卡壳了
程序段如下：
process(switch,correct,clock)
begin
if correct='1' and clock='1' then   --正常模式下，counter等于零
    counter<=0;
elsif switch'event and switch='1' then  --修改或闹钟模式下，每来一个脉冲，counter加1
    if correct='0' or clock='0' then
        if counter=6 then
            counter<=0;
        else
            counter<=counter+1;
        end if;
    end if;
end if;
end process;
switch为拨码开关，counter值对应相应的数码管，用于修改相应的时间位，例如小时的十位

改为如下的Verilog程序：
always @ (posedge switch)
begin
     if (correct && clock)      //--正常模式下，counter等于零
          counter<=0;
     else         //--修改或闹钟模式下，每来一个脉冲，counter加1
          if (counter==6)
              counter<=0;
          else
     counter<=counter+1'b1;
end
这样写当我进入时间修改或闹钟模式时，第一次counter是从0开始，但下一次则不一定从0开始，现在我想把correct和clock都加入事件列表，当修改和设置时间后回到正常模式时counter值要重置为0，但一直无法解决。希望大家帮帮忙

另外，我想请教大家：Verilog中如何在高频率时钟下检测信号的上升沿，就像上面的程序中我在1khz的时钟下检测switch的上升沿，switch为拨码开关控制

chahu1227

不知道程序怎么全部对齐了？

wang110

改为异步复位

wire aa;
aa= correct && clock;

always @ (posedge switch or posedge aa)
begin
     if (aa)      //--正常模式下，counter等于零
          counter<=0;  
     else         //--修改或闹钟模式下，每来一个脉冲，counter加1
          if (counter==6)
              counter<=0;
          else
     counter<=counter+1'b1;
end
不知行否，你自己试试

wang110

assign aa= correct && clock;

chahu1227

谢谢wang110！我试了下，可以的。我之前一直想怎么写三个事件控制，却没想到可以把其中两个先组合一下。那正如我上面所说的在1khz的时钟下检测switch的上升沿，switch为拨码开关控制可以实现吗，思路是怎样的？