verilog中input的注意事项

grubby01 · 发表于 2010-2-21 11:32:36

想请问一下，定义input类型的时候有什么注意事项？
output [7:0] yk;
reg [7:0] yk;
这样就不会出错
input [7:0] yx;
wire [7:0] yx;
这样就会出现如下错误
logical net 'yx_0' has no load
.
.
logical net 'yx_7' has no load

还请高手指点一下迷津？

roasn · 发表于 2010-2-21 11:39:29

wire是线型参数，你在程序里面进行了赋值了吧？reg才能赋值

grubby01 · 发表于 2010-2-21 13:31:08

没有，还没写代码，只有这四句话

roasn · 发表于 2010-2-21 16:22:27

看错了，以为是
output [7:0] yx;
wire [7:0] yx;
不需要下面那句，直接
input [7:0] yx;
就行了

grubby01 · 发表于 2010-2-22 11:16:39

试过了，还是不行呀，只要是output就没有问题，input就会出现logical net '***' has no load

roasn · 发表于 2010-2-22 11:39:32

是error还是warning？

grubby01 · 发表于 2010-2-24 15:08:49

warning

roasn · 发表于 2010-2-24 15:15:54

那就不用管它，正常的

grubby01 · 发表于 2010-2-24 15:16:24

这样的话我就没办法把这个输入量配置成与之相对应的管脚，比如说我的电路里面是96管脚对应的是第七路遥信输入，只要logical net 'yx_7' has no load ，我就没法把它和管脚进行绑定

roasn · 发表于 2010-2-24 15:19:27

你写了程序以后就不会有这个warning了，现在所有的输出都跟这个输入引脚没有关联，所以才会有这个warning。
PS：你用的是Lattice？

grubby01 · 发表于 2010-3-4 14:54:07

是呀，解决了，果然像你说的，INPUT的变量必须要用到，否则就会出现如上问题，也给其他初学者分享一点经验吧，roasn留QQ呀，交流交流，我的QQ，34831795

astudent · 发表于 2010-3-4 21:44:52

冰封的心果然是高手

cpwander · 发表于 2010-11-9 13:27:06

学习了,

verilog中input的注意事项

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