不懂就问，vhdl实践求惑

sobv

entity tw is
  Port( x: in std_logic;
        y: out std_logic);
end tw;

architecture Behavioral of tw is
begin
         Process (x) is
begin
    if x = '1' then
       y <= '1';
    else
       y <= '0';
    end if;
end Process;
end Behavioral;

--请问各位亲：
--程序的愿意是如果输入x为高电平,y输出高电平；
--                输入x为低电平,y输出低电平[仿真也正确]；
--但程序下载后实际运行却是当x输入高电平时,输出y为低电平，
--                        当x输入低电平时,输出y为高电平；
--这是什么原因呢？？？？？？？？？？？？？？？

NJ8888

本来你这组合逻辑可以实现，Y<=X; 你现在用了时序逻辑写法，也许综合器加用了个宏单元，为何这样我也不清楚，因为我没这样作过

sobv

entity tw is
  Port( x01,x02: in std_logic;
        y01,y02: out std_logic);
end tw;

architecture Behavioral of tw is
begin
Process (x01，x02) is
begin
    if x01 = '1' then  
       y01 <= '1';
    else
       y01 <= '0';
    end if;
    y02 <= x02;
  end Process;
end Behavioral;

改了一下，加了y02 <= x02，但现在x02输入高电平，y02输出低电平；
                                x02输入低电平，y02输出高电平；
不懂。

leacom

process不必然等于时序电路
lz实际测试用的电路是什么样的，会不会在器件外面有反相逻辑

zhangchanggong

理想状态(x0秒内0变1)理论上是x为高电平,y输出高电平.
我估计是硬件传输延时或std_logic的多种值造成的.
不过我党觉得你这个写法````,直接连根线就行了.哈!

jlqamark

一个简单的y=x怎么搞得这么复杂呢

zgq800712

y<=x

怎么还搞C

qinxg

不可能的. 编译器不会这么傻的,最终还是编译成 y<=x;
检查测试方法吧.

abai

程序与要求的功能一致，检查其它吧

sobv

为什么VHDL一条简单的  Y <= X;
烧录到xilinx 95144后，变成了一个非门，结果是当x为低电平时，输出y是高电平；x为高电平时，输出低电平 ；
试了xilinx 9572同样是这样，不解

相信用过xilinx cpld的朋友一定有同感，为什么呢，哪个地方不对？仿真是成功的，是不是综合的时候编译器
造成的（ise 7.1）？

NJ8888

目前还没碰过XC95144综合结果问题，ISE8.2

NJ8888

其实你完全可以看下综合后的SCH图，找一下看逻辑

ss_moyo

我个问题我来答，把软件重新装一下吧。
老兄，是不是很辛苦很抑郁啊，
我一开始学CPLD时，也是这样，搞了两天还没搞好，怎么都想不通来。一气之下给软件重装了，好了