求助FIFO进行高速读写的问题

baojie423

FPGA型号是：EP1C6Q240C8   想在它里面嵌入一个异步FIFO，主要通过数据缓冲使数据的传送变慢点，测试过异步IP核，感觉达不到要求。要求是这样的：
    1. 输入端：数据写入的时钟大概是110MHZ，数据读出端的时钟大概100MHZ。
    2. FIFO里面一旦有任何数据，哪怕是一个数据，也要有一个状态标志位。数据读取模块通过该标志位判断里面有数据即读，从而实现高速的写入和读取。但是感觉异步FIFO里面的full标志和empty标志一定要全满或全空才会给出信号。

    请问要满足这两个要求，Quartus里面有这种FIFO的IP核吗，如果没有的话，就只能自己来建立一个FIFO模块了。如果有高人有更好的数据缓冲办法，希望能指点一下。谢谢

baojie423

问题主要是出在要求2里面，好像quartus自带的FIFO核没有数据及时报告的标志位。但是感觉应该软件里应该有这种类似的IP核吧。希望知道的人指点下

new007

你要求不合理,应当是读出比写入快,这样一来全满你开始读,FIFO永远不溢出,全空你就不读,写入是连续均匀的,读出是突发性的,这样接口才是合理的

baojie423

不是不合理  可能是我没描述清楚，我的数据输入的时候，并不是总是有数据要写入，而是在一个时间段内有一串数据的输入。

通俗的一个例子：假设我定义一个60深度的FIFO,每隔110us就有100个数据以2MHZ的速度写入FIFO，以1MHZ的速度读出，那么100个数据在2MHZ的频率下写完要50us,而我以1MHZ读取100个数据，那么我我要100us,由于我一边写一边读，因此FIFO里面的数据永远都不会超过60个，实际上100个数据的传递我不需要110us,而且FIFO的深度更不需要100，所以FIFO在这里起到两个作用，一是数据的缓冲，二是实现数据的减速，从2MHZ到1MHZ 。

实际情况是这样的，我的数据量非常大，不可能把FIFO建立很大，而且我的数据采集的频率要高于数据的保存频率，所以只能用采用类似这种方法来传递数据。

cicnx

empty 为0 就是不是全空不等于有数据了吗?

不需要判断full ,full是写入时判断的full就不写入, empty是读出时判断的空就不读出.

这样还不够判断?

baojie423

回【7楼】 cicnx     异步FIFO不同于同步FIFO,异步FIFO只在有读时钟的条件下才会去做读地址和写地址的判断去实现empty=0，但是写数据的时候并不会改变empty的值，不过问题已经解决，还是自己写个FIFO好点，可以按自己要求量身定做。谢谢

yuhang

我遇到过这样的问题 ，FPGA 内部的双口RAM 在 地址 所存后，需要13ns数据 才出来

不知道FIFO 是不是 会有这个问题，如果有的话 那肯定跑不到100M

yuhang

我用的是双口RAM 做得

baojie423

回【9楼】 yuhang   要13ns!??  你用的和我的芯片不同吧，我现在也是调用双口RAM宏模块结合格雷码做一个异步FIFO。我的用外部RAM做数据的保存，它最高频率是100MHZ，但是我采集数据的频率达到110-130MHz左右，所以将采集的数据保存到外部RAM的时候，要通过异步FIFO缓存减速到100MHZ以下。