【求教】always @（）敏感信号列表的问题【恢复】

frmngil

我用的是QUARTUS II 8.0 综合

module liangzhu(sys_clk,rst_n,sp);

    input            sys_clk,rst_n;

    output        sp;

   //-----------------------------------------------------------------------------------------



  always @ (posedge sys_clk or posedge rst_n)         //always @ (posedge sys_clk or  rst_n)

    if (!rst_n)

        clk_cnt <= 24'd0;

    else

        clk_cnt <= clk_cnt + 1'b1;



都综合不了，报错

   //-----------------------------------------------------------------------------------------

而   always @ (posedge sys_clk or negedge rst_n)

    if (!rst_n)

        clk_cnt <= 24'd0;

    else

        clk_cnt <= clk_cnt + 1'b1;

  就可以综合，请问怎么回事？

frmngil

哦，对了，谢谢大家！

shushi0123

posedge rst_n 上升沿有效，进入always里面后rst_n当然是高电平，你怎么又在里面判断rst_n是不是低电平呢?

FPGAer

posedge 上升沿有效

negedge 下降沿有效

logics

把always 里面的 negedge rst_n去掉：

always @ (posedge sys_clk) 

    if (!rst_n) 

        clk_cnt <= 24'd0; 

    else 

        clk_cnt <= clk_cnt + 1'b1; 

frmngil

报错说：

Error (10200): Verilog HDL Conditional Statement error at liangzhu.v(12): cannot match operand(s) in the condition to the corresponding edges in the enclosing event control of the always construct

hugang0120

.....
assign tclk=((clk&!mode)|mode);
assign sclk=((settm&mode)|!mode);

always @(posedge tclk or posedge sclk)
begin
        if(mode==0)  
.....
        else
.....                               
        end
end

我写的程序如上，（省略了一部分），错误是一样的，请哥们帮忙看一下，

gwj221

楼上的你要干嘛？ 难道用双时钟？ 牛啊！

hugang0120

没用啊，一个是正常的时钟信号，另一个是校时的时钟信号

ngzhang

不能双时钟沿触发。硬件实现不了。

vipcff

记号

hugang0120

回复【9楼】ngzhang 兽哥
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我看到别人的程序上有用双时钟沿触发的啊，好像没错

McDeggy

回复【11楼】hugang0120
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双时钟沿触发在仿真阶段是可以过，综合的时候出错，因为硬件没法做成这样的，至少目前写成这样没法综合。

hugang0120

不会吧？ 我看到很多程序这样啊

g280045620

mark

AVR_ARM

最无耻的是网上下载的Verilog HDL例子大部分是仿真例子。这已经误导人了。

nevermoore

posedge rst_n 上升沿有效，进入always里面后rst_n当然是高电平，你怎么又在里面判断rst_n是不是低电平呢?
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明白了，搞了一上午，这错误。。。强力MARK

caozhu

呵呵 也跟着学习了