XILINX 的 ISE ，怎么在原理图里将输入和输出直接连接起来？

浮华一生 · 发表于 2013-9-24 17:12:27

RT, XILINX 的 ISE ，怎么在原理图模式下将输入和输出直接连接起来？
工程的顶层文件是原理图模式，现在需要将两个总线直接连接起来. 如图，两个port 是数据口，双向模式的。需要直接连接。现在直接连接会报错。不知道，ISE是怎么弄的。Quartus II 和 Libero 都可以直接连接。
请知道的同志们指点一下：不胜感激！！！
两个端口名分别是：share_bus 和 sram_bus

浮华一生 · 发表于 2013-9-24 17:21:32

顶一下啊，感觉沉好快！！！

y595906642 · 发表于 2013-9-24 17:26:08

什么年代了还用原理图。。。亲

浮华一生 · 发表于 2013-9-24 17:36:24

本帖最后由浮华一生于 2013-9-25 09:58 编辑

y595906642 发表于 2013-9-24 17:26
什么年代了还用原理图。。。亲

呃，原理图，模块化，的比较清晰。你知不知道怎么连接啊？

zkf0100007 · 发表于 2013-9-24 18:04:52

加个 buf

zkf0100007 · 发表于 2013-9-24 18:05:36

顶层用原理图还是挺好的

浮华一生 · 发表于 2013-9-24 18:21:43

zkf0100007 发表于 2013-9-24 18:05
顶层用原理图还是挺好的

试试，不知道你是不是这么弄的啊？

浮华一生 · 发表于 2013-9-24 19:09:08

zkf0100007 发表于 2013-9-24 18:05
顶层用原理图还是挺好的

而且两边都是 IO 口，用什么buffer 啊？能说说吗？

zkf0100007 · 发表于 2013-9-24 20:27:32

浮华一生发表于 2013-9-24 19:09
而且两边都是 IO 口，用什么buffer 啊？能说说吗？

就是buf啊，一端接输入，另一端接输出

浮华一生 · 发表于 2013-9-24 20:46:22

zkf0100007 发表于 2013-9-24 20:27
就是buf啊，一端接输入，另一端接输出

两边都是输入输出口哒，用什么buffer? 感觉从 symbol 里面调用的都是单向的啊！

zkf0100007 · 发表于 2013-9-24 21:21:15

浮华一生发表于 2013-9-24 20:46
两边都是输入输出口哒，用什么buffer? 感觉从 symbol 里面调用的都是单向的啊！ ...

你的意思是要双向的么，那很遗憾实现不了

浮华一生 · 发表于 2013-9-24 22:23:46

zkf0100007 发表于 2013-9-24 21:21
你的意思是要双向的么，那很遗憾实现不了

额，意思是，原理图模式不能这样实现拉？

zkf0100007 · 发表于 2013-9-25 00:30:17

浮华一生发表于 2013-9-24 22:23
额，意思是，原理图模式不能这样实现拉？

跟用原理图还是HDL无关，是FPGA不支持这样弄
要搞双向就要加三态，使能
不能两个双向端口直连，FPGA的互连不像你想的是一根导线那样

zkf0100007 · 发表于 2013-9-25 00:34:22

LIBERO可以？严重怀疑

浮华一生 · 发表于 2013-9-25 09:09:59

zkf0100007 发表于 2013-9-25 00:34
LIBERO可以？严重怀疑

至少输入和输出可以直接连接吧。现在是只有一个方向的可以连接在一起。

浮华一生 · 发表于 2013-9-25 09:46:46

zkf0100007 发表于 2013-9-25 00:34
LIBERO可以？严重怀疑

如果用代码写个buffer，您看看这样可以不？

module share_bus_buf(

master_write,
      master_read,

share_bus_dq,
sram_bus_dq

);

input    master_write, master_read;
inout[31:0] share_bus_dq, sram_bus_dq;

// master read data from sram ( master_read  = '0' )
assign share_bus_dq = ({master_write, master_read} == 2'b10) ? sram_bus_dq : 31'bz;

// master write data to sram. ( master_write = '0' )
assign sram_bus_dq  = master_write ? 31'bz : share_bus_dq;

endmodule

zkf0100007 · 发表于 2013-9-25 10:14:31

加了读写使能可以

浮华一生 · 发表于 2013-9-25 10:33:38

zkf0100007 发表于 2013-9-25 10:14
加了读写使能可以

你在上班？还是自己当老板？

zkf0100007 · 发表于 2013-9-25 23:22:22

浮华一生发表于 2013-9-25 10:33
你在上班？还是自己当老板？

死跑龙套的而已

XILINX 的 ISE ，怎么在原理图里将输入和输出直接连接起来？

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