用verilog写的一个串口程序遇到的问题求指教

bbskate · 发表于 2013-5-29 19:53:33

串口的发送和接受模块单独调试什么都没有问题但是写好顶层文件之后调试却出现一定问题不知道是顶层文件编写有错误还是testbench文件编写有问题功能是串口接受数据之后将接受的数据发送出去开发环境的ise13.3 不知道哪位大大能帮我看看

dongyulei · 发表于 2013-5-30 10:08:21

wangjun403 · 发表于 2013-5-30 13:32:38

调试出现问题

具体是什么现象呢

wangjun403 · 发表于 2013-5-30 13:35:55

是我编辑器有问题，还是你就这样写的
代码为什么没有缩进呢

浮云残雪 · 发表于 2013-5-30 20:40:39

bbskate · 发表于 2013-5-30 22:19:30

wangjun403 发表于 2013-5-30 13:32
调试出现问题

具体是什么现象呢

具体也不是太好形容接受和发送单独调试是没有问题的但是加上顶层文件后就是接受模块的有个接受标志位的信号电平不变 00000传给发送模块后就不发了

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