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本帖最后由 kingkoyan 于 2012-11-12 10:12 编辑
因为实际需要,这几天自己做了个usb的小模块,开板回来后自己买了芯片cy68013(56引脚ssop封装的)和元器件,焊好后就开始了测试。
用万用表测试了芯片的工作电压3.29v,由fpga输出提供给68013的时钟频率24MHZ,下载固件到68013后测得的clkout输出的频率48MHZ,这些都没啥问题,用手摸了下芯片有点发热,这些都说明芯片正常工作。
然后打开电脑的设备管理器,也找到了硬件,说明芯片和设备驱动正常工作。
找到了硬件;
测试usb的速度
打开传输的结果,问题就在此,我在fpga内面的程序就是输出的数不停的加1,从上面的图可以看出:
最开始传输数据的时候还是一直加1的,是正确的,可是传着传着就不正确了,一直到后面全部都是0,没有数据了,这是什么原因呢?求各位大侠指点。
00B0 32 FF 33 FF 34 FF 35 FF 36 FF 37 FF 38 FF 39 FF
00C0 3A FF 3B FF 3C FF 3D FF 3E FF 3F FF 40 FF 41 FF
00D0 42 FF 43 FF 44 FF 45 FF 46 FF 47 FF 48 FF 49 FF
00E0 4A FF 4B FF 4C FF 4D FF 4E FF 4F FF 50 FF 51 FF
00F0 52 FF 53 FF 54 FF 55 FF 56 FF 57 FF 58 FF 59 FF
0100 5A FF 5B FF 5C FF 5D FF 5E FF 5F FF 60 FF 61 FF
0110 62 FF 63 FF 64 FF 65 FF 66 FF 67 FF 68 FF 69 FF
0120 6A FF 6B FF 6C FF 6D FF 6E FF 6F FF 70 FF 71 FF
0130 72 FF 73 FF 74 FF 75 FF 76 FF 77 FF 00 00 00 00
0140 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00
0150 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00
0160 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00
0170 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00
0180 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00
0190 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00
01A0 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00
传到上位机的具体内容
FPGA程序很简单,就是每来一个clk就将要输出的数+1,在slave fifo 模式下,通过批量同步写数据的方式,将数据写到cy68013中,让后cy68013上传到pc机。程序如下:
module wr_fifo(
//input :
rst,
clk,
//USB interface :
data_out, //-->fifo_db[15:0];
u_slwr, //-->u_slwr#;
u_slcs, //select FIFO of CY68013 --> slcs#;
u_addr0,
u_addr1,
u_flagb//满标志
);
//input :
input rst,
clk;
input u_flagb;
//USB interface :
output u_slwr, //-->u_slwr#;
u_slcs, //select FIFO of CY68013 --> slcs#;
u_addr0,
u_addr1;
output [7:0] data_out; //-->fifo_db[7:0];
reg SLWR_delay, u_slwr; //-->u_slwr#;
reg [7:0] data_out; //-->fifo_db[15:0];
//internal registers :
reg [1:0] STATE;
parameter IDLE=2'd1,
WRITE=2'd2;
always @(posedge clk or negedge rst)
begin
if(!rst)
begin
data_out<=8'h00;
SLWR_delay<=1'b1;
STATE<=IDLE;
end
else
begin
case(STATE)
IDLE:
begin
if(u_flagb==1'b1)
begin
STATE<=WRITE;
end
else
begin
STATE<=IDLE;
SLWR_delay<=1'b1;
end
end
WRITE:
begin
if(u_flagb==1'b1)
begin
SLWR_delay<=1'b0;
data_out<=data_out+1'b1;
STATE<=WRITE;
end
else
begin
SLWR_delay<=1'b1;
STATE<=IDLE;
end
end
default:
STATE<=IDLE;
endcase
end
end
assign u_addr0 = 1'b0;
assign u_addr1 = 1'b1;
assign u_slcs =1'b0;
always @(posedge clk)
u_slwr <= SLWR_delay;
endmodule
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阿莫论坛20周年了!感谢大家的支持与爱护!!
你熬了10碗粥,别人一桶水倒进去,淘走90碗,剩下10碗给你,你看似没亏,其实你那10碗已经没有之前的裹腹了,人家的一桶水换90碗,继续卖。说白了,通货膨胀就是,你的钱是挣来的,他的钱是印来的,掺和在一起,你的钱就贬值了。
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