关于时序约束的问题

haohouse · 发表于 2012-9-11 19:03:05

看了2天时序约束的学习资料还是懵懵懂懂，几乎所有的资料都涉及时钟触发，如果没有时钟触发该怎么进行约束呢？
比如这个图，信号从D1输入，经过inst和inst3这2个LCELL，分别输出到Q1，Q2，如果要约束确保Q2在Q1之后输出，该怎么做？

titanruoya · 发表于 2012-9-13 10:50:16

加寄存器延迟？？

qinxg · 发表于 2012-9-13 11:13:57

时序约束都是针对时钟的. 楼主的那种要求实现不了. 就算你用寄存器多级延时,最终也会被编译器无情的优化掉.

dr2001 · 发表于 2012-9-13 11:49:58

一般只能手工加LUT然后用Keep一类的约束让空逻辑不被优化掉。
目前没有已知时序约束能让Q2在Q1之后，只能综合后自己看结果。

honeybear · 发表于 2012-9-13 11:54:46

楼主对时序约束的概论理解有误，时序约束是建立时间，保持时间进行约束，防止时序违例。不是那个先输出，那个后输出的问题。

orange-208 · 发表于 2012-9-14 14:32:01

路过@

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