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关于verilog程序和引脚分配的困惑!请指导!

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出0入0汤圆

发表于 2011-7-18 16:21:42 | 显示全部楼层 |阅读模式
我是一个FPGA初学者,有VERILOG基础,买回来一块开发板,想写程序烧进板子里跑,但是不知怎么弄程序和实际引脚的分配,这方面应该看什么资料加强,谢谢!

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你熬了10碗粥,别人一桶水倒进去,淘走90碗,剩下10碗给你,你看似没亏,其实你那10碗已经没有之前的裹腹了,人家的一桶水换90碗,继续卖。说白了,通货膨胀就是,你的钱是挣来的,他的钱是印来的,掺和在一起,你的钱就贬值了。

出0入0汤圆

发表于 2011-7-18 19:14:52 | 显示全部楼层
开发板里有引脚说明的文档,你要参考开发板资源

出0入0汤圆

发表于 2011-7-19 09:16:20 | 显示全部楼层
看开发板时里的PDF原理图

出0入0汤圆

发表于 2011-7-21 14:12:13 | 显示全部楼层
初学者的困惑。
从两方面着手,第一,你得看懂你的开发板的PCB,具体就是要弄明白FPGA的每个管脚连的是什么信号;第二,如果你的FPGA是Altera的,那么在Quartus ii中你可以进行Pin planner,这个在你写完了verilog程序并且进行了分析没有语法错误后要做的事情,就是把你程序中涉及的输入输出信号和实际的FPGA的管脚号对应起来。不知道我这样说明白了没有,如果有疑问,欢迎指正。
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