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发表于 2011-1-14 12:15:41
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seedfpga@163.com
你这波形好像不对哦
8.192M 128分频刚还蘸檬?4K
第3张图 应该这样是可以?
module ouravr(clk,y1);
input clk;
output y1;
reg [6:0] cnty1 = 7'b1;
assign y1 = (cnty1 >=2)? 1'b0 : 1'b1;
always@(posedge clk)
begin
cnty1<=cnty1+1'b1;
end
endmodule
或者 这个:
module ouravr(clk,y1);
input clk;
output y1;
reg [6:0] cnty1 = 7'b1;
reg y1;
always@(posedge clk)
begin
cnty1<=cnty1+1'b1;
end
always@(posedge clk)
begin
if(cnty1>=2)
y1 <= 1'b0;
else
y1 <= 1'b1;
end
endmodule
第二个的波形:
点击此处下载 ourdev_611158H6Z01W.pdf(文件大小:10K) (原文件名:时序波形.pdf)
第一个的话,y1输出高电平在 在cnty1 等于 0和1的时候 占2个时钟的高电平。
第二个的话 ,y1输出高电平在 在cnty1 等于 1和2的时候 占2个时钟的高电平。
区别在哪里? 时序逻辑落后一个时钟周期
有说初值不能综合,用复位逻辑保证。 |
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