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用外部50M的晶振通过CLK0管脚给EP2C5Q208内部的PLL提供inputclk,然后PLL输出c0为10M,用于全局时钟,c2为10M,给外部的LCD提供时钟。例化如下:
pll pll_inst (
.areset ( pll_rst ),
.inclk0 ( clk ),
.c0 ( clk_10m ),
.c2 ( clk_10m_out ),
.locked ( locked )
);
其中clk_10m_out 被我分配到了PIN113,
编译后出现了一个警告:
Warning: PLL "pll:pll_inst|altpll:altpll_component|pll" output port clk[2] feeds output pin "clk_10m_out" via non-dedicated routing -- jitter performance depends on switching rate of other design elements. Use PLL dedicated clock outputs to ensure jitter performance
然后,我用示波器测了一下,这个10M的波形确实不太理想,我想问题的原因是不是没有把c2(10M)分配到正确的管脚上啊,是不是有专门用来输出c2的管脚啊,然后输出的时钟信号就好了。
我这么设想,但是现在没办法实验一下,所以问一问有经验的朋友们,谢啦 |
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知道什么是神吗?其实神本来也是人,只不过神做了人做不到的事情 所以才成了神。 (头文字D, 杜汶泽)
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