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楼主 |
发表于 2010-9-21 14:51:45
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>.<
只有测试高级的写法才modelsim(注意是写法)
基本上不怎么用modelsim~
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嗯~楼上有学过单片机吧~
我建模的习惯都是
用单片机的思想
每一个最简单的模块,都编一个 _demo.v 文件去测试,
如果是时序的话~ 我设计代码的习惯,只要一个 Start_Sig 拉高,就可以看到波形,而且testbench都使用quartus模板!
估计没有什么好特别的,入门的同学也会 ...
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楼上的学习方法,我同样尝试过,一句话痛苦!
这样一边 modelsim 又一边 quartus II ,我到最后什么也没有学到 ....
痛苦的结果:
我所有将打印出来的Verilog HDL 代码,放火烧掉!
将所有的test bench, 原本学习 verilog + fpga 的源码 都统统 shift + delete。
楼主好好参考我的经历吧,我不希望太多初学者和我一样经历,感觉真的不好受!
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要嘛就用 modelsim 来测试你的建模方法,代码风格。当这些东西稳定后,波形什么的,你可以直接用纸张画出来。
我不是不把实验用的 testbench 分享出来,是我根本压根儿都没有~
即使实验中有testbench文件,你会发现和_demo.v 文件的内容完全是等价的
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楼上的听我讲最后一句吧,就这么一句,你明白的,还是不明白的,我也不想啰嗦了~
先好好琢磨Verilog HDL 的建模技巧, 记住:不是什么编程思路,编程设计 ....(硬件语言基本上没有这些概念,都是被误导强加的悲剧)。2个字,就是“感觉”,当你有“硬件描述”的感觉后,再来学习 modelsim !
嗯!有关实验的代码 .... 大目标可以分为许多小目标,一块蛋糕如果切成许多小片来吃的 ... 类似的道理!
不是一次过消化所有代码,而是一部分一部分的消化。要怎样达到目标,要怎样消化蛋糕,这是见仁见智的。
我已经告诉你蛋糕怎么切了,不可能要我再告诉你蛋糕怎么吃吧!?毕竟个人的吃法不一样 ...
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